drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publicly available from Intel web site. Errata documentation
  42  * is also publicly available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The original Triton
  47  * series chipsets do _not_ support independent device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independent timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *      ICH7    errata #16      - MWDMA1 timings are incorrect
  76  *
  77  * Should have been BIOS fixed:
  78  *      450NX:  errata #19      - DMA hangs on old 450NX
  79  *      450NX:  errata #20      - DMA hangs on old 450NX
  80  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  81  *      ICH3    errata #15      - IDE deadlock under high load
  82  *                                (BIOS must set dev 31 fn 0 bit 23)
  83  *      ICH3    errata #18      - Don't use native mode
  84  */
  85
  86 #include <linux/kernel.h>
  87 #include <linux/module.h>
  88 #include <linux/pci.h>
  89 #include <linux/init.h>
  90 #include <linux/blkdev.h>
  91 #include <linux/delay.h>
  92 #include <linux/device.h>
  93 #include <linux/gfp.h>
  94 #include <scsi/scsi_host.h>
  95 #include <linux/libata.h>
  96 #include <linux/dmi.h>
  97
  98 #define DRV_NAME        "ata_piix"
  99 #define DRV_VERSION     "2.13"
 100
 101 enum {
 102         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 103         ICH5_PMR                = 0x90, /* port mapping register */
 104         ICH5_PCS                = 0x92, /* port control and status */
 105         PIIX_SIDPR_BAR          = 5,
 106         PIIX_SIDPR_LEN          = 16,
 107         PIIX_SIDPR_IDX          = 0,
 108         PIIX_SIDPR_DATA         = 4,
 109
 110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 112
 113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 115
 116         PIIX_FLAG_PIO16         = (1 << 30), /*support 16bit PIO only*/
 117
 118         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 119         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 120
 121         /* constants for mapping table */
 122         P0                      = 0,  /* port 0 */
 123         P1                      = 1,  /* port 1 */
 124         P2                      = 2,  /* port 2 */
 125         P3                      = 3,  /* port 3 */
 126         IDE                     = -1, /* IDE */
 127         NA                      = -2, /* not available */
 128         RV                      = -3, /* reserved */
 129
 130         PIIX_AHCI_DEVICE        = 6,
 131
 132         /* host->flags bits */
 133         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 134 };
 135
 136 enum piix_controller_ids {
 137         /* controller IDs */
 138         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 139         piix_pata_33,           /* PIIX4 at 33Mhz */
 140         ich_pata_33,            /* ICH up to UDMA 33 only */
 141         ich_pata_66,            /* ICH up to 66 Mhz */
 142         ich_pata_100,           /* ICH up to UDMA 100 */
 143         ich_pata_100_nomwdma1,  /* ICH up to UDMA 100 but with no MWDMA1*/
 144         ich5_sata,
 145         ich6_sata,
 146         ich6m_sata,
 147         ich8_sata,
 148         ich8_2port_sata,
 149         ich8m_apple_sata,       /* locks up on second port enable */
 150         tolapai_sata,
 151         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 152         ich8_sata_snb,
 153 };
 154
 155 struct piix_map_db {
 156         const u32 mask;
 157         const u16 port_enable;
 158         const int map[][4];
 159 };
 160
 161 struct piix_host_priv {
 162         const int *map;
 163         u32 saved_iocfg;
 164         void __iomem *sidpr;
 165 };
 166
 167 static int piix_init_one(struct pci_dev *pdev,
 168                          const struct pci_device_id *ent);
 169 static void piix_remove_one(struct pci_dev *pdev);
 170 static unsigned int piix_pata_read_id(struct ata_device *adev, struct ata_taskfile *tf, u16 *id);
 171 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
 172 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 173 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 174 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 175 static int ich_pata_cable_detect(struct ata_port *ap);
 176 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 177 static int piix_sidpr_scr_read(struct ata_link *link,
 178                                unsigned int reg, u32 *val);
 179 static int piix_sidpr_scr_write(struct ata_link *link,
 180                                 unsigned int reg, u32 val);
 181 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
 182                               unsigned hints);
 183 static bool piix_irq_check(struct ata_port *ap);
 184 static int piix_port_start(struct ata_port *ap);
 185 #ifdef CONFIG_PM
 186 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 187 static int piix_pci_device_resume(struct pci_dev *pdev);
 188 #endif
 189
 190 static unsigned int in_module_init = 1;
 191
 192 static const struct pci_device_id piix_pci_tbl[] = {
 193         /* Intel PIIX3 for the 430HX etc */
 194         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 195         /* VMware ICH4 */
 196         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 197         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 198         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 199         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 200         /* Intel PIIX4 */
 201         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 202         /* Intel PIIX4 */
 203         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 204         /* Intel PIIX */
 205         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 206         /* Intel ICH (i810, i815, i840) UDMA 66*/
 207         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 208         /* Intel ICH0 : UDMA 33*/
 209         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 210         /* Intel ICH2M */
 211         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 212         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 213         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 214         /*  Intel ICH3M */
 215         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 216         /* Intel ICH3 (E7500/1) UDMA 100 */
 217         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 218         /* Intel ICH4-L */
 219         { 0x8086, 0x24C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 220         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 221         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 222         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 223         /* Intel ICH5 */
 224         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 225         /* C-ICH (i810E2) */
 226         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 227         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 228         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 229         /* ICH6 (and 6) (i915) UDMA 100 */
 230         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 231         /* ICH7/7-R (i945, i975) UDMA 100*/
 232         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
 233         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
 234         /* ICH8 Mobile PATA Controller */
 235         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 236
 237         /* SATA ports */
 238
 239         /* 82801EB (ICH5) */
 240         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 241         /* 82801EB (ICH5) */
 242         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 243         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 244         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 245         /* 6300ESB pretending RAID */
 246         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 247         /* 82801FB/FW (ICH6/ICH6W) */
 248         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 249         /* 82801FR/FRW (ICH6R/ICH6RW) */
 250         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 251         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
 252          * Attach iff the controller is in IDE mode. */
 253         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
 254           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
 255         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 256         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 257         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 258         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
 259         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 260         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 261         /* SATA Controller 1 IDE (ICH8) */
 262         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 263         /* SATA Controller 2 IDE (ICH8) */
 264         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 265         /* Mobile SATA Controller IDE (ICH8M), Apple */
 266         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
 267         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
 268         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
 269         /* Mobile SATA Controller IDE (ICH8M) */
 270         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 271         /* SATA Controller IDE (ICH9) */
 272         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 273         /* SATA Controller IDE (ICH9) */
 274         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 275         /* SATA Controller IDE (ICH9) */
 276         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 277         /* SATA Controller IDE (ICH9M) */
 278         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 279         /* SATA Controller IDE (ICH9M) */
 280         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 281         /* SATA Controller IDE (ICH9M) */
 282         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 283         /* SATA Controller IDE (Tolapai) */
 284         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
 285         /* SATA Controller IDE (ICH10) */
 286         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 287         /* SATA Controller IDE (ICH10) */
 288         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 289         /* SATA Controller IDE (ICH10) */
 290         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 291         /* SATA Controller IDE (ICH10) */
 292         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 293         /* SATA Controller IDE (PCH) */
 294         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 295         /* SATA Controller IDE (PCH) */
 296         { 0x8086, 0x3b21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 297         /* SATA Controller IDE (PCH) */
 298         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 299         /* SATA Controller IDE (PCH) */
 300         { 0x8086, 0x3b28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 301         /* SATA Controller IDE (PCH) */
 302         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 303         /* SATA Controller IDE (PCH) */
 304         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 305         /* SATA Controller IDE (CPT) */
 306         { 0x8086, 0x1c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 307         /* SATA Controller IDE (CPT) */
 308         { 0x8086, 0x1c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 309         /* SATA Controller IDE (CPT) */
 310         { 0x8086, 0x1c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 311         /* SATA Controller IDE (CPT) */
 312         { 0x8086, 0x1c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 313         /* SATA Controller IDE (PBG) */
 314         { 0x8086, 0x1d00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 315         /* SATA Controller IDE (PBG) */
 316         { 0x8086, 0x1d08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 317         /* SATA Controller IDE (Panther Point) */
 318         { 0x8086, 0x1e00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 319         /* SATA Controller IDE (Panther Point) */
 320         { 0x8086, 0x1e01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 321         /* SATA Controller IDE (Panther Point) */
 322         { 0x8086, 0x1e08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 323         /* SATA Controller IDE (Panther Point) */
 324         { 0x8086, 0x1e09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 325         /* SATA Controller IDE (Lynx Point) */
 326         { 0x8086, 0x8c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 327         /* SATA Controller IDE (Lynx Point) */
 328         { 0x8086, 0x8c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 329         /* SATA Controller IDE (Lynx Point) */
 330         { 0x8086, 0x8c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 331         /* SATA Controller IDE (Lynx Point) */
 332         { 0x8086, 0x8c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 333         { }     /* terminate list */
 334 };
 335
 336 static struct pci_driver piix_pci_driver = {
 337         .name                   = DRV_NAME,
 338         .id_table               = piix_pci_tbl,
 339         .probe                  = piix_init_one,
 340         .remove                 = piix_remove_one,
 341 #ifdef CONFIG_PM
 342         .suspend                = piix_pci_device_suspend,
 343         .resume                 = piix_pci_device_resume,
 344 #endif
 345 };
 346
 347 static struct scsi_host_template piix_sht = {
 348         ATA_BMDMA_SHT(DRV_NAME),
 349 };
 350
 351 static struct ata_port_operations piix_sata_ops = {
 352         .inherits               = &ata_bmdma32_port_ops,
 353         .sff_irq_check          = piix_irq_check,
 354         .port_start             = piix_port_start,
 355 };
 356
 357 static struct ata_port_operations piix_pata_ops = {
 358         .inherits               = &piix_sata_ops,
 359         .cable_detect           = ata_cable_40wire,
 360         .set_piomode            = piix_set_piomode,
 361         .set_dmamode            = piix_set_dmamode,
 362         .prereset               = piix_pata_prereset,
 363         .read_id                = piix_pata_read_id,
 364 };
 365
 366 static struct ata_port_operations piix_vmw_ops = {
 367         .inherits               = &piix_pata_ops,
 368         .bmdma_status           = piix_vmw_bmdma_status,
 369 };
 370
 371 static struct ata_port_operations ich_pata_ops = {
 372         .inherits               = &piix_pata_ops,
 373         .cable_detect           = ich_pata_cable_detect,
 374         .set_dmamode            = ich_set_dmamode,
 375 };
 376
 377 static struct device_attribute *piix_sidpr_shost_attrs[] = {
 378         &dev_attr_link_power_management_policy,
 379         NULL
 380 };
 381
 382 static struct scsi_host_template piix_sidpr_sht = {
 383         ATA_BMDMA_SHT(DRV_NAME),
 384         .shost_attrs            = piix_sidpr_shost_attrs,
 385 };
 386
 387 static struct ata_port_operations piix_sidpr_sata_ops = {
 388         .inherits               = &piix_sata_ops,
 389         .hardreset              = sata_std_hardreset,
 390         .scr_read               = piix_sidpr_scr_read,
 391         .scr_write              = piix_sidpr_scr_write,
 392         .set_lpm                = piix_sidpr_set_lpm,
 393 };
 394
 395 static const struct piix_map_db ich5_map_db = {
 396         .mask = 0x7,
 397         .port_enable = 0x3,
 398         .map = {
 399                 /* PM   PS   SM   SS       MAP  */
 400                 {  P0,  NA,  P1,  NA }, /* 000b */
 401                 {  P1,  NA,  P0,  NA }, /* 001b */
 402                 {  RV,  RV,  RV,  RV },
 403                 {  RV,  RV,  RV,  RV },
 404                 {  P0,  P1, IDE, IDE }, /* 100b */
 405                 {  P1,  P0, IDE, IDE }, /* 101b */
 406                 { IDE, IDE,  P0,  P1 }, /* 110b */
 407                 { IDE, IDE,  P1,  P0 }, /* 111b */
 408         },
 409 };
 410
 411 static const struct piix_map_db ich6_map_db = {
 412         .mask = 0x3,
 413         .port_enable = 0xf,
 414         .map = {
 415                 /* PM   PS   SM   SS       MAP */
 416                 {  P0,  P2,  P1,  P3 }, /* 00b */
 417                 { IDE, IDE,  P1,  P3 }, /* 01b */
 418                 {  P0,  P2, IDE, IDE }, /* 10b */
 419                 {  RV,  RV,  RV,  RV },
 420         },
 421 };
 422
 423 static const struct piix_map_db ich6m_map_db = {
 424         .mask = 0x3,
 425         .port_enable = 0x5,
 426
 427         /* Map 01b isn't specified in the doc but some notebooks use
 428          * it anyway.  MAP 01b have been spotted on both ICH6M and
 429          * ICH7M.
 430          */
 431         .map = {
 432                 /* PM   PS   SM   SS       MAP */
 433                 {  P0,  P2,  NA,  NA }, /* 00b */
 434                 { IDE, IDE,  P1,  P3 }, /* 01b */
 435                 {  P0,  P2, IDE, IDE }, /* 10b */
 436                 {  RV,  RV,  RV,  RV },
 437         },
 438 };
 439
 440 static const struct piix_map_db ich8_map_db = {
 441         .mask = 0x3,
 442         .port_enable = 0xf,
 443         .map = {
 444                 /* PM   PS   SM   SS       MAP */
 445                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 446                 {  RV,  RV,  RV,  RV },
 447                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 448                 {  RV,  RV,  RV,  RV },
 449         },
 450 };
 451
 452 static const struct piix_map_db ich8_2port_map_db = {
 453         .mask = 0x3,
 454         .port_enable = 0x3,
 455         .map = {
 456                 /* PM   PS   SM   SS       MAP */
 457                 {  P0,  NA,  P1,  NA }, /* 00b */
 458                 {  RV,  RV,  RV,  RV }, /* 01b */
 459                 {  RV,  RV,  RV,  RV }, /* 10b */
 460                 {  RV,  RV,  RV,  RV },
 461         },
 462 };
 463
 464 static const struct piix_map_db ich8m_apple_map_db = {
 465         .mask = 0x3,
 466         .port_enable = 0x1,
 467         .map = {
 468                 /* PM   PS   SM   SS       MAP */
 469                 {  P0,  NA,  NA,  NA }, /* 00b */
 470                 {  RV,  RV,  RV,  RV },
 471                 {  P0,  P2, IDE, IDE }, /* 10b */
 472                 {  RV,  RV,  RV,  RV },
 473         },
 474 };
 475
 476 static const struct piix_map_db tolapai_map_db = {
 477         .mask = 0x3,
 478         .port_enable = 0x3,
 479         .map = {
 480                 /* PM   PS   SM   SS       MAP */
 481                 {  P0,  NA,  P1,  NA }, /* 00b */
 482                 {  RV,  RV,  RV,  RV }, /* 01b */
 483                 {  RV,  RV,  RV,  RV }, /* 10b */
 484                 {  RV,  RV,  RV,  RV },
 485         },
 486 };
 487
 488 static const struct piix_map_db *piix_map_db_table[] = {
 489         [ich5_sata]             = &ich5_map_db,
 490         [ich6_sata]             = &ich6_map_db,
 491         [ich6m_sata]            = &ich6m_map_db,
 492         [ich8_sata]             = &ich8_map_db,
 493         [ich8_2port_sata]       = &ich8_2port_map_db,
 494         [ich8m_apple_sata]      = &ich8m_apple_map_db,
 495         [tolapai_sata]          = &tolapai_map_db,
 496         [ich8_sata_snb]         = &ich8_map_db,
 497 };
 498
 499 static struct ata_port_info piix_port_info[] = {
 500         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 501         {
 502                 .flags          = PIIX_PATA_FLAGS,
 503                 .pio_mask       = ATA_PIO4,
 504                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 505                 .port_ops       = &piix_pata_ops,
 506         },
 507
 508         [piix_pata_33] =        /* PIIX4 at 33MHz */
 509         {
 510                 .flags          = PIIX_PATA_FLAGS,
 511                 .pio_mask       = ATA_PIO4,
 512                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 513                 .udma_mask      = ATA_UDMA2,
 514                 .port_ops       = &piix_pata_ops,
 515         },
 516
 517         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 518         {
 519                 .flags          = PIIX_PATA_FLAGS,
 520                 .pio_mask       = ATA_PIO4,
 521                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* Check: maybe MWDMA0 is ok  */
 522                 .udma_mask      = ATA_UDMA2,
 523                 .port_ops       = &ich_pata_ops,
 524         },
 525
 526         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 527         {
 528                 .flags          = PIIX_PATA_FLAGS,
 529                 .pio_mask       = ATA_PIO4,
 530                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* MWDMA0 is broken on chip */
 531                 .udma_mask      = ATA_UDMA4,
 532                 .port_ops       = &ich_pata_ops,
 533         },
 534
 535         [ich_pata_100] =
 536         {
 537                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 538                 .pio_mask       = ATA_PIO4,
 539                 .mwdma_mask     = ATA_MWDMA12_ONLY,
 540                 .udma_mask      = ATA_UDMA5,
 541                 .port_ops       = &ich_pata_ops,
 542         },
 543
 544         [ich_pata_100_nomwdma1] =
 545         {
 546                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 547                 .pio_mask       = ATA_PIO4,
 548                 .mwdma_mask     = ATA_MWDMA2_ONLY,
 549                 .udma_mask      = ATA_UDMA5,
 550                 .port_ops       = &ich_pata_ops,
 551         },
 552
 553         [ich5_sata] =
 554         {
 555                 .flags          = PIIX_SATA_FLAGS,
 556                 .pio_mask       = ATA_PIO4,
 557                 .mwdma_mask     = ATA_MWDMA2,
 558                 .udma_mask      = ATA_UDMA6,
 559                 .port_ops       = &piix_sata_ops,
 560         },
 561
 562         [ich6_sata] =
 563         {
 564                 .flags          = PIIX_SATA_FLAGS,
 565                 .pio_mask       = ATA_PIO4,
 566                 .mwdma_mask     = ATA_MWDMA2,
 567                 .udma_mask      = ATA_UDMA6,
 568                 .port_ops       = &piix_sata_ops,
 569         },
 570
 571         [ich6m_sata] =
 572         {
 573                 .flags          = PIIX_SATA_FLAGS,
 574                 .pio_mask       = ATA_PIO4,
 575                 .mwdma_mask     = ATA_MWDMA2,
 576                 .udma_mask      = ATA_UDMA6,
 577                 .port_ops       = &piix_sata_ops,
 578         },
 579
 580         [ich8_sata] =
 581         {
 582                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 583                 .pio_mask       = ATA_PIO4,
 584                 .mwdma_mask     = ATA_MWDMA2,
 585                 .udma_mask      = ATA_UDMA6,
 586                 .port_ops       = &piix_sata_ops,
 587         },
 588
 589         [ich8_2port_sata] =
 590         {
 591                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 592                 .pio_mask       = ATA_PIO4,
 593                 .mwdma_mask     = ATA_MWDMA2,
 594                 .udma_mask      = ATA_UDMA6,
 595                 .port_ops       = &piix_sata_ops,
 596         },
 597
 598         [tolapai_sata] =
 599         {
 600                 .flags          = PIIX_SATA_FLAGS,
 601                 .pio_mask       = ATA_PIO4,
 602                 .mwdma_mask     = ATA_MWDMA2,
 603                 .udma_mask      = ATA_UDMA6,
 604                 .port_ops       = &piix_sata_ops,
 605         },
 606
 607         [ich8m_apple_sata] =
 608         {
 609                 .flags          = PIIX_SATA_FLAGS,
 610                 .pio_mask       = ATA_PIO4,
 611                 .mwdma_mask     = ATA_MWDMA2,
 612                 .udma_mask      = ATA_UDMA6,
 613                 .port_ops       = &piix_sata_ops,
 614         },
 615
 616         [piix_pata_vmw] =
 617         {
 618                 .flags          = PIIX_PATA_FLAGS,
 619                 .pio_mask       = ATA_PIO4,
 620                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 621                 .udma_mask      = ATA_UDMA2,
 622                 .port_ops       = &piix_vmw_ops,
 623         },
 624
 625         /*
 626          * some Sandybridge chipsets have broken 32 mode up to now,
 627          * see https://bugzilla.kernel.org/show_bug.cgi?id=40592
 628          */
 629         [ich8_sata_snb] =
 630         {
 631                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR | PIIX_FLAG_PIO16,
 632                 .pio_mask       = ATA_PIO4,
 633                 .mwdma_mask     = ATA_MWDMA2,
 634                 .udma_mask      = ATA_UDMA6,
 635                 .port_ops       = &piix_sata_ops,
 636         },
 637
 638 };
 639
 640 static struct pci_bits piix_enable_bits[] = {
 641         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 642         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 643 };
 644
 645 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 646 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 647 MODULE_LICENSE("GPL");
 648 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 649 MODULE_VERSION(DRV_VERSION);
 650
 651 static int piix_msft_hyperv(void)
 652 {
 653         int hv = 0;
 654 #if defined(CONFIG_HYPERV_STORAGE) || defined(CONFIG_HYPERV_STORAGE_MODULE)
 655         static const struct dmi_system_id hv_dmi_ident[]  = {
 656                 {
 657                         .ident = "Hyper-V",
 658                         .matches = {
 659                                 DMI_MATCH(DMI_SYS_VENDOR, "Microsoft Corporation"),
 660                                 DMI_MATCH(DMI_PRODUCT_NAME, "Virtual Machine"),
 661                                 DMI_MATCH(DMI_BOARD_NAME, "Virtual Machine"),
 662                         },
 663                 },
 664                 { }     /* terminate list */
 665         };
 666         hv = !!dmi_check_system(hv_dmi_ident);
 667 #endif
 668         return hv;
 669 }
 670
 671 struct ich_laptop {
 672         u16 device;
 673         u16 subvendor;
 674         u16 subdevice;
 675 };
 676
 677 /*
 678  *      List of laptops that use short cables rather than 80 wire
 679  */
 680
 681 static const struct ich_laptop ich_laptop[] = {
 682         /* devid, subvendor, subdev */
 683         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 684         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 685         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 686         { 0x27DF, 0x1028, 0x02b0 },     /* ICH7 on unknown Dell */
 687         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 688         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 689         { 0x27DF, 0x103C, 0x361a },     /* ICH7 on unknown HP  */
 690         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
 691         { 0x27DF, 0x152D, 0x0778 },     /* ICH7 on unknown Intel */
 692         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 693         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
 694         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
 695         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
 696         { 0x27df, 0x104d, 0x900e },     /* ICH7 on Sony TZ-90 */
 697         /* end marker */
 698         { 0, }
 699 };
 700
 701 static int piix_port_start(struct ata_port *ap)
 702 {
 703         if (!(ap->flags & PIIX_FLAG_PIO16))
 704                 ap->pflags |= ATA_PFLAG_PIO32 | ATA_PFLAG_PIO32CHANGE;
 705
 706         return ata_bmdma_port_start(ap);
 707 }
 708
 709 /**
 710  *      ich_pata_cable_detect - Probe host controller cable detect info
 711  *      @ap: Port for which cable detect info is desired
 712  *
 713  *      Read 80c cable indicator from ATA PCI device's PCI config
 714  *      register.  This register is normally set by firmware (BIOS).
 715  *
 716  *      LOCKING:
 717  *      None (inherited from caller).
 718  */
 719
 720 static int ich_pata_cable_detect(struct ata_port *ap)
 721 {
 722         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 723         struct piix_host_priv *hpriv = ap->host->private_data;
 724         const struct ich_laptop *lap = &ich_laptop[0];
 725         u8 mask;
 726
 727         /* Check for specials - Acer Aspire 5602WLMi */
 728         while (lap->device) {
 729                 if (lap->device == pdev->device &&
 730                     lap->subvendor == pdev->subsystem_vendor &&
 731                     lap->subdevice == pdev->subsystem_device)
 732                         return ATA_CBL_PATA40_SHORT;
 733
 734                 lap++;
 735         }
 736
 737         /* check BIOS cable detect results */
 738         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 739         if ((hpriv->saved_iocfg & mask) == 0)
 740                 return ATA_CBL_PATA40;
 741         return ATA_CBL_PATA80;
 742 }
 743
 744 /**
 745  *      piix_pata_prereset - prereset for PATA host controller
 746  *      @link: Target link
 747  *      @deadline: deadline jiffies for the operation
 748  *
 749  *      LOCKING:
 750  *      None (inherited from caller).
 751  */
 752 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 753 {
 754         struct ata_port *ap = link->ap;
 755         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 756
 757         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 758                 return -ENOENT;
 759         return ata_sff_prereset(link, deadline);
 760 }
 761
 762 static unsigned int piix_pata_read_id(struct ata_device *adev, struct ata_taskfile *tf, u16 *id)
 763 {
 764         unsigned int err_mask = ata_do_dev_read_id(adev, tf, id);
 765         /*
 766          * Ignore disks in a hyper-v guest.
 767          * There is no unplug protocol like it is done with xen_emul_unplug= option.
 768          * Emulate the unplug by ignoring disks when the hv_storvsc driver is enabled.
 769          * If the disks are not ignored, they will appear twice: once through
 770          * piix and once through hv_storvsc.
 771          * hv_storvsc can not handle ATAPI devices because they can only be
 772          * accessed through the emulated code path (not through the vm_bus
 773          * channel), the piix driver is still required.
 774          */
 775         if (ata_id_is_ata(id) && piix_msft_hyperv()) {
 776                 ata_dev_printk(adev, KERN_WARNING, "ATA device ignored in Hyper-V guest\n");
 777                 id[ATA_ID_CONFIG] |= (1 << 15);
 778         }
 779         return err_mask;
 780 }
 781
 782 static DEFINE_SPINLOCK(piix_lock);
 783
 784 static void piix_set_timings(struct ata_port *ap, struct ata_device *adev,
 785                              u8 pio)
 786 {
 787         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 788         unsigned long flags;
 789         unsigned int is_slave   = (adev->devno != 0);
 790         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 791         unsigned int slave_port = 0x44;
 792         u16 master_data;
 793         u8 slave_data;
 794         u8 udma_enable;
 795         int control = 0;
 796
 797         /*
 798          *      See Intel Document 298600-004 for the timing programing rules
 799          *      for ICH controllers.
 800          */
 801
 802         static const     /* ISP  RTC */
 803         u8 timings[][2] = { { 0, 0 },
 804                             { 0, 0 },
 805                             { 1, 0 },
 806                             { 2, 1 },
 807                             { 2, 3 }, };
 808
 809         if (pio >= 2)
 810                 control |= 1;   /* TIME1 enable */
 811         if (ata_pio_need_iordy(adev))
 812                 control |= 2;   /* IE enable */
 813         /* Intel specifies that the PPE functionality is for disk only */
 814         if (adev->class == ATA_DEV_ATA)
 815                 control |= 4;   /* PPE enable */
 816         /*
 817          * If the drive MWDMA is faster than it can do PIO then
 818          * we must force PIO into PIO0
 819          */
 820         if (adev->pio_mode < XFER_PIO_0 + pio)
 821                 /* Enable DMA timing only */
 822                 control |= 8;   /* PIO cycles in PIO0 */
 823
 824         spin_lock_irqsave(&piix_lock, flags);
 825
 826         /* PIO configuration clears DTE unconditionally.  It will be
 827          * programmed in set_dmamode which is guaranteed to be called
 828          * after set_piomode if any DMA mode is available.
 829          */
 830         pci_read_config_word(dev, master_port, &master_data);
 831         if (is_slave) {
 832                 /* clear TIME1|IE1|PPE1|DTE1 */
 833                 master_data &= 0xff0f;
 834                 /* enable PPE1, IE1 and TIME1 as needed */
 835                 master_data |= (control << 4);
 836                 pci_read_config_byte(dev, slave_port, &slave_data);
 837                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 838                 /* Load the timing nibble for this slave */
 839                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 840                                                 << (ap->port_no ? 4 : 0);
 841         } else {
 842                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 843                 master_data &= 0xccf0;
 844                 /* Enable PPE, IE and TIME as appropriate */
 845                 master_data |= control;
 846                 /* load ISP and RCT */
 847                 master_data |=
 848                         (timings[pio][0] << 12) |
 849                         (timings[pio][1] << 8);
 850         }
 851
 852         /* Enable SITRE (separate slave timing register) */
 853         master_data |= 0x4000;
 854         pci_write_config_word(dev, master_port, master_data);
 855         if (is_slave)
 856                 pci_write_config_byte(dev, slave_port, slave_data);
 857
 858         /* Ensure the UDMA bit is off - it will be turned back on if
 859            UDMA is selected */
 860
 861         if (ap->udma_mask) {
 862                 pci_read_config_byte(dev, 0x48, &udma_enable);
 863                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 864                 pci_write_config_byte(dev, 0x48, udma_enable);
 865         }
 866
 867         spin_unlock_irqrestore(&piix_lock, flags);
 868 }
 869
 870 /**
 871  *      piix_set_piomode - Initialize host controller PATA PIO timings
 872  *      @ap: Port whose timings we are configuring
 873  *      @adev: Drive in question
 874  *
 875  *      Set PIO mode for device, in host controller PCI config space.
 876  *
 877  *      LOCKING:
 878  *      None (inherited from caller).
 879  */
 880
 881 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 882 {
 883         piix_set_timings(ap, adev, adev->pio_mode - XFER_PIO_0);
 884 }
 885
 886 /**
 887  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 888  *      @ap: Port whose timings we are configuring
 889  *      @adev: Drive in question
 890  *      @isich: set if the chip is an ICH device
 891  *
 892  *      Set UDMA mode for device, in host controller PCI config space.
 893  *
 894  *      LOCKING:
 895  *      None (inherited from caller).
 896  */
 897
 898 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 899 {
 900         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 901         unsigned long flags;
 902         u8 speed                = adev->dma_mode;
 903         int devid               = adev->devno + 2 * ap->port_no;
 904         u8 udma_enable          = 0;
 905
 906         if (speed >= XFER_UDMA_0) {
 907                 unsigned int udma = speed - XFER_UDMA_0;
 908                 u16 udma_timing;
 909                 u16 ideconf;
 910                 int u_clock, u_speed;
 911
 912                 spin_lock_irqsave(&piix_lock, flags);
 913
 914                 pci_read_config_byte(dev, 0x48, &udma_enable);
 915
 916                 /*
 917                  * UDMA is handled by a combination of clock switching and
 918                  * selection of dividers
 919                  *
 920                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 921                  *             except UDMA0 which is 00
 922                  */
 923                 u_speed = min(2 - (udma & 1), udma);
 924                 if (udma == 5)
 925                         u_clock = 0x1000;       /* 100Mhz */
 926                 else if (udma > 2)
 927                         u_clock = 1;            /* 66Mhz */
 928                 else
 929                         u_clock = 0;            /* 33Mhz */
 930
 931                 udma_enable |= (1 << devid);
 932
 933                 /* Load the CT/RP selection */
 934                 pci_read_config_word(dev, 0x4A, &udma_timing);
 935                 udma_timing &= ~(3 << (4 * devid));
 936                 udma_timing |= u_speed << (4 * devid);
 937                 pci_write_config_word(dev, 0x4A, udma_timing);
 938
 939                 if (isich) {
 940                         /* Select a 33/66/100Mhz clock */
 941                         pci_read_config_word(dev, 0x54, &ideconf);
 942                         ideconf &= ~(0x1001 << devid);
 943                         ideconf |= u_clock << devid;
 944                         /* For ICH or later we should set bit 10 for better
 945                            performance (WR_PingPong_En) */
 946                         pci_write_config_word(dev, 0x54, ideconf);
 947                 }
 948
 949                 pci_write_config_byte(dev, 0x48, udma_enable);
 950
 951                 spin_unlock_irqrestore(&piix_lock, flags);
 952         } else {
 953                 /* MWDMA is driven by the PIO timings. */
 954                 unsigned int mwdma = speed - XFER_MW_DMA_0;
 955                 const unsigned int needed_pio[3] = {
 956                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 957                 };
 958                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 959
 960                 /* XFER_PIO_0 is never used currently */
 961                 piix_set_timings(ap, adev, pio);
 962         }
 963 }
 964
 965 /**
 966  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 967  *      @ap: Port whose timings we are configuring
 968  *      @adev: um
 969  *
 970  *      Set MW/UDMA mode for device, in host controller PCI config space.
 971  *
 972  *      LOCKING:
 973  *      None (inherited from caller).
 974  */
 975
 976 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 977 {
 978         do_pata_set_dmamode(ap, adev, 0);
 979 }
 980
 981 /**
 982  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 983  *      @ap: Port whose timings we are configuring
 984  *      @adev: um
 985  *
 986  *      Set MW/UDMA mode for device, in host controller PCI config space.
 987  *
 988  *      LOCKING:
 989  *      None (inherited from caller).
 990  */
 991
 992 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 993 {
 994         do_pata_set_dmamode(ap, adev, 1);
 995 }
 996
 997 /*
 998  * Serial ATA Index/Data Pair Superset Registers access
 999  *
1000  * Beginning from ICH8, there's a sane way to access SCRs using index
1001  * and data register pair located at BAR5 which means that we have
1002  * separate SCRs for master and slave.  This is handled using libata
1003  * slave_link facility.
1004  */
1005 static const int piix_sidx_map[] = {
1006         [SCR_STATUS]    = 0,
1007         [SCR_ERROR]     = 2,
1008         [SCR_CONTROL]   = 1,
1009 };
1010
1011 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
1012 {
1013         struct ata_port *ap = link->ap;
1014         struct piix_host_priv *hpriv = ap->host->private_data;
1015
1016         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
1017                   hpriv->sidpr + PIIX_SIDPR_IDX);
1018 }
1019
1020 static int piix_sidpr_scr_read(struct ata_link *link,
1021                                unsigned int reg, u32 *val)
1022 {
1023         struct piix_host_priv *hpriv = link->ap->host->private_data;
1024
1025         if (reg >= ARRAY_SIZE(piix_sidx_map))
1026                 return -EINVAL;
1027
1028         piix_sidpr_sel(link, reg);
1029         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
1030         return 0;
1031 }
1032
1033 static int piix_sidpr_scr_write(struct ata_link *link,
1034                                 unsigned int reg, u32 val)
1035 {
1036         struct piix_host_priv *hpriv = link->ap->host->private_data;
1037
1038         if (reg >= ARRAY_SIZE(piix_sidx_map))
1039                 return -EINVAL;
1040
1041         piix_sidpr_sel(link, reg);
1042         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
1043         return 0;
1044 }
1045
1046 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
1047                               unsigned hints)
1048 {
1049         return sata_link_scr_lpm(link, policy, false);
1050 }
1051
1052 static bool piix_irq_check(struct ata_port *ap)
1053 {
1054         if (unlikely(!ap->ioaddr.bmdma_addr))
1055                 return false;
1056
1057         return ap->ops->bmdma_status(ap) & ATA_DMA_INTR;
1058 }
1059
1060 #ifdef CONFIG_PM
1061 static int piix_broken_suspend(void)
1062 {
1063         static const struct dmi_system_id sysids[] = {
1064                 {
1065                         .ident = "TECRA M3",
1066                         .matches = {
1067                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1068                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1069                         },
1070                 },
1071                 {
1072                         .ident = "TECRA M3",
1073                         .matches = {
1074                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1075                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1076                         },
1077                 },
1078                 {
1079                         .ident = "TECRA M4",
1080                         .matches = {
1081                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1082                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1083                         },
1084                 },
1085                 {
1086                         .ident = "TECRA M4",
1087                         .matches = {
1088                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1089                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
1090                         },
1091                 },
1092                 {
1093                         .ident = "TECRA M5",
1094                         .matches = {
1095                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1096                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1097                         },
1098                 },
1099                 {
1100                         .ident = "TECRA M6",
1101                         .matches = {
1102                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1103                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1104                         },
1105                 },
1106                 {
1107                         .ident = "TECRA M7",
1108                         .matches = {
1109                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1110                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1111                         },
1112                 },
1113                 {
1114                         .ident = "TECRA A8",
1115                         .matches = {
1116                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1117                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1118                         },
1119                 },
1120                 {
1121                         .ident = "Satellite R20",
1122                         .matches = {
1123                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1124                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1125                         },
1126                 },
1127                 {
1128                         .ident = "Satellite R25",
1129                         .matches = {
1130                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1131                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1132                         },
1133                 },
1134                 {
1135                         .ident = "Satellite U200",
1136                         .matches = {
1137                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1138                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1139                         },
1140                 },
1141                 {
1142                         .ident = "Satellite U200",
1143                         .matches = {
1144                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1145                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1146                         },
1147                 },
1148                 {
1149                         .ident = "Satellite Pro U200",
1150                         .matches = {
1151                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1152                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1153                         },
1154                 },
1155                 {
1156                         .ident = "Satellite U205",
1157                         .matches = {
1158                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1159                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1160                         },
1161                 },
1162                 {
1163                         .ident = "SATELLITE U205",
1164                         .matches = {
1165                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1166                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1167                         },
1168                 },
1169                 {
1170                         .ident = "Satellite Pro A120",
1171                         .matches = {
1172                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1173                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite Pro A120"),
1174                         },
1175                 },
1176                 {
1177                         .ident = "Portege M500",
1178                         .matches = {
1179                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1180                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1181                         },
1182                 },
1183                 {
1184                         .ident = "VGN-BX297XP",
1185                         .matches = {
1186                                 DMI_MATCH(DMI_SYS_VENDOR, "Sony Corporation"),
1187                                 DMI_MATCH(DMI_PRODUCT_NAME, "VGN-BX297XP"),
1188                         },
1189                 },
1190
1191                 { }     /* terminate list */
1192         };
1193         static const char *oemstrs[] = {
1194                 "Tecra M3,",
1195         };
1196         int i;
1197
1198         if (dmi_check_system(sysids))
1199                 return 1;
1200
1201         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1202                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1203                         return 1;
1204
1205         /* TECRA M4 sometimes forgets its identify and reports bogus
1206          * DMI information.  As the bogus information is a bit
1207          * generic, match as many entries as possible.  This manual
1208          * matching is necessary because dmi_system_id.matches is
1209          * limited to four entries.
1210          */
1211         if (dmi_match(DMI_SYS_VENDOR, "TOSHIBA") &&
1212             dmi_match(DMI_PRODUCT_NAME, "000000") &&
1213             dmi_match(DMI_PRODUCT_VERSION, "000000") &&
1214             dmi_match(DMI_PRODUCT_SERIAL, "000000") &&
1215             dmi_match(DMI_BOARD_VENDOR, "TOSHIBA") &&
1216             dmi_match(DMI_BOARD_NAME, "Portable PC") &&
1217             dmi_match(DMI_BOARD_VERSION, "Version A0"))
1218                 return 1;
1219
1220         return 0;
1221 }
1222
1223 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1224 {
1225         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1226         unsigned long flags;
1227         int rc = 0;
1228
1229         rc = ata_host_suspend(host, mesg);
1230         if (rc)
1231                 return rc;
1232
1233         /* Some braindamaged ACPI suspend implementations expect the
1234          * controller to be awake on entry; otherwise, it burns cpu
1235          * cycles and power trying to do something to the sleeping
1236          * beauty.
1237          */
1238         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1239                 pci_save_state(pdev);
1240
1241                 /* mark its power state as "unknown", since we don't
1242                  * know if e.g. the BIOS will change its device state
1243                  * when we suspend.
1244                  */
1245                 if (pdev->current_state == PCI_D0)
1246                         pdev->current_state = PCI_UNKNOWN;
1247
1248                 /* tell resume that it's waking up from broken suspend */
1249                 spin_lock_irqsave(&host->lock, flags);
1250                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1251                 spin_unlock_irqrestore(&host->lock, flags);
1252         } else
1253                 ata_pci_device_do_suspend(pdev, mesg);
1254
1255         return 0;
1256 }
1257
1258 static int piix_pci_device_resume(struct pci_dev *pdev)
1259 {
1260         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1261         unsigned long flags;
1262         int rc;
1263
1264         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1265                 spin_lock_irqsave(&host->lock, flags);
1266                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1267                 spin_unlock_irqrestore(&host->lock, flags);
1268
1269                 pci_set_power_state(pdev, PCI_D0);
1270                 pci_restore_state(pdev);
1271
1272                 /* PCI device wasn't disabled during suspend.  Use
1273                  * pci_reenable_device() to avoid affecting the enable
1274                  * count.
1275                  */
1276                 rc = pci_reenable_device(pdev);
1277                 if (rc)
1278                         dev_err(&pdev->dev,
1279                                 "failed to enable device after resume (%d)\n",
1280                                 rc);
1281         } else
1282                 rc = ata_pci_device_do_resume(pdev);
1283
1284         if (rc == 0)
1285                 ata_host_resume(host);
1286
1287         return rc;
1288 }
1289 #endif
1290
1291 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1292 {
1293         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1294 }
1295
1296 #define AHCI_PCI_BAR 5
1297 #define AHCI_GLOBAL_CTL 0x04
1298 #define AHCI_ENABLE (1 << 31)
1299 static int piix_disable_ahci(struct pci_dev *pdev)
1300 {
1301         void __iomem *mmio;
1302         u32 tmp;
1303         int rc = 0;
1304
1305         /* BUG: pci_enable_device has not yet been called.  This
1306          * works because this device is usually set up by BIOS.
1307          */
1308
1309         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1310             !pci_resource_len(pdev, AHCI_PCI_BAR))
1311                 return 0;
1312
1313         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1314         if (!mmio)
1315                 return -ENOMEM;
1316
1317         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1318         if (tmp & AHCI_ENABLE) {
1319                 tmp &= ~AHCI_ENABLE;
1320                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1321
1322                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1323                 if (tmp & AHCI_ENABLE)
1324                         rc = -EIO;
1325         }
1326
1327         pci_iounmap(pdev, mmio);
1328         return rc;
1329 }
1330
1331 /**
1332  *      piix_check_450nx_errata -       Check for problem 450NX setup
1333  *      @ata_dev: the PCI device to check
1334  *
1335  *      Check for the present of 450NX errata #19 and errata #25. If
1336  *      they are found return an error code so we can turn off DMA
1337  */
1338
1339 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1340 {
1341         struct pci_dev *pdev = NULL;
1342         u16 cfg;
1343         int no_piix_dma = 0;
1344
1345         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1346                 /* Look for 450NX PXB. Check for problem configurations
1347                    A PCI quirk checks bit 6 already */
1348                 pci_read_config_word(pdev, 0x41, &cfg);
1349                 /* Only on the original revision: IDE DMA can hang */
1350                 if (pdev->revision == 0x00)
1351                         no_piix_dma = 1;
1352                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1353                 else if (cfg & (1<<14) && pdev->revision < 5)
1354                         no_piix_dma = 2;
1355         }
1356         if (no_piix_dma)
1357                 dev_warn(&ata_dev->dev,
1358                          "450NX errata present, disabling IDE DMA%s\n",
1359                          no_piix_dma == 2 ? " - a BIOS update may resolve this"
1360                          : "");
1361
1362         return no_piix_dma;
1363 }
1364
1365 static void __devinit piix_init_pcs(struct ata_host *host,
1366                                     const struct piix_map_db *map_db)
1367 {
1368         struct pci_dev *pdev = to_pci_dev(host->dev);
1369         u16 pcs, new_pcs;
1370
1371         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1372
1373         new_pcs = pcs | map_db->port_enable;
1374
1375         if (new_pcs != pcs) {
1376                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1377                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1378                 msleep(150);
1379         }
1380 }
1381
1382 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1383                                                struct ata_port_info *pinfo,
1384                                                const struct piix_map_db *map_db)
1385 {
1386         const int *map;
1387         int i, invalid_map = 0;
1388         u8 map_value;
1389
1390         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1391
1392         map = map_db->map[map_value & map_db->mask];
1393
1394         dev_info(&pdev->dev, "MAP [");
1395         for (i = 0; i < 4; i++) {
1396                 switch (map[i]) {
1397                 case RV:
1398                         invalid_map = 1;
1399                         pr_cont(" XX");
1400                         break;
1401
1402                 case NA:
1403                         pr_cont(" --");
1404                         break;
1405
1406                 case IDE:
1407                         WARN_ON((i & 1) || map[i + 1] != IDE);
1408                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1409                         i++;
1410                         pr_cont(" IDE IDE");
1411                         break;
1412
1413                 default:
1414                         pr_cont(" P%d", map[i]);
1415                         if (i & 1)
1416                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1417                         break;
1418                 }
1419         }
1420         pr_cont(" ]\n");
1421
1422         if (invalid_map)
1423                 dev_err(&pdev->dev, "invalid MAP value %u\n", map_value);
1424
1425         return map;
1426 }
1427
1428 static bool piix_no_sidpr(struct ata_host *host)
1429 {
1430         struct pci_dev *pdev = to_pci_dev(host->dev);
1431
1432         /*
1433          * Samsung DB-P70 only has three ATA ports exposed and
1434          * curiously the unconnected first port reports link online
1435          * while not responding to SRST protocol causing excessive
1436          * detection delay.
1437          *
1438          * Unfortunately, the system doesn't carry enough DMI
1439          * information to identify the machine but does have subsystem
1440          * vendor and device set.  As it's unclear whether the
1441          * subsystem vendor/device is used only for this specific
1442          * board, the port can't be disabled solely with the
1443          * information; however, turning off SIDPR access works around
1444          * the problem.  Turn it off.
1445          *
1446          * This problem is reported in bnc#441240.
1447          *
1448          * https://bugzilla.novell.com/show_bug.cgi?id=441420
1449          */
1450         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2920 &&
1451             pdev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG &&
1452             pdev->subsystem_device == 0xb049) {
1453                 dev_warn(host->dev,
1454                          "Samsung DB-P70 detected, disabling SIDPR\n");
1455                 return true;
1456         }
1457
1458         return false;
1459 }
1460
1461 static int __devinit piix_init_sidpr(struct ata_host *host)
1462 {
1463         struct pci_dev *pdev = to_pci_dev(host->dev);
1464         struct piix_host_priv *hpriv = host->private_data;
1465         struct ata_link *link0 = &host->ports[0]->link;
1466         u32 scontrol;
1467         int i, rc;
1468
1469         /* check for availability */
1470         for (i = 0; i < 4; i++)
1471                 if (hpriv->map[i] == IDE)
1472                         return 0;
1473
1474         /* is it blacklisted? */
1475         if (piix_no_sidpr(host))
1476                 return 0;
1477
1478         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1479                 return 0;
1480
1481         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1482             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1483                 return 0;
1484
1485         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1486                 return 0;
1487
1488         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1489
1490         /* SCR access via SIDPR doesn't work on some configurations.
1491          * Give it a test drive by inhibiting power save modes which
1492          * we'll do anyway.
1493          */
1494         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1495
1496         /* if IPM is already 3, SCR access is probably working.  Don't
1497          * un-inhibit power save modes as BIOS might have inhibited
1498          * them for a reason.
1499          */
1500         if ((scontrol & 0xf00) != 0x300) {
1501                 scontrol |= 0x300;
1502                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1503                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1504
1505                 if ((scontrol & 0xf00) != 0x300) {
1506                         dev_info(host->dev,
1507                                  "SCR access via SIDPR is available but doesn't work\n");
1508                         return 0;
1509                 }
1510         }
1511
1512         /* okay, SCRs available, set ops and ask libata for slave_link */
1513         for (i = 0; i < 2; i++) {
1514                 struct ata_port *ap = host->ports[i];
1515
1516                 ap->ops = &piix_sidpr_sata_ops;
1517
1518                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1519                         rc = ata_slave_link_init(ap);
1520                         if (rc)
1521                                 return rc;
1522                 }
1523         }
1524
1525         return 0;
1526 }
1527
1528 static void piix_iocfg_bit18_quirk(struct ata_host *host)
1529 {
1530         static const struct dmi_system_id sysids[] = {
1531                 {
1532                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1533                          * isn't used to boot the system which
1534                          * disables the channel.
1535                          */
1536                         .ident = "M570U",
1537                         .matches = {
1538                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1539                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1540                         },
1541                 },
1542
1543                 { }     /* terminate list */
1544         };
1545         struct pci_dev *pdev = to_pci_dev(host->dev);
1546         struct piix_host_priv *hpriv = host->private_data;
1547
1548         if (!dmi_check_system(sysids))
1549                 return;
1550
1551         /* The datasheet says that bit 18 is NOOP but certain systems
1552          * seem to use it to disable a channel.  Clear the bit on the
1553          * affected systems.
1554          */
1555         if (hpriv->saved_iocfg & (1 << 18)) {
1556                 dev_info(&pdev->dev, "applying IOCFG bit18 quirk\n");
1557                 pci_write_config_dword(pdev, PIIX_IOCFG,
1558                                        hpriv->saved_iocfg & ~(1 << 18));
1559         }
1560 }
1561
1562 static bool piix_broken_system_poweroff(struct pci_dev *pdev)
1563 {
1564         static const struct dmi_system_id broken_systems[] = {
1565                 {
1566                         .ident = "HP Compaq 2510p",
1567                         .matches = {
1568                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1569                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq 2510p"),
1570                         },
1571                         /* PCI slot number of the controller */
1572                         .driver_data = (void *)0x1FUL,
1573                 },
1574                 {
1575                         .ident = "HP Compaq nc6000",
1576                         .matches = {
1577                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1578                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq nc6000"),
1579                         },
1580                         /* PCI slot number of the controller */
1581                         .driver_data = (void *)0x1FUL,
1582                 },
1583
1584                 { }     /* terminate list */
1585         };
1586         const struct dmi_system_id *dmi = dmi_first_match(broken_systems);
1587
1588         if (dmi) {
1589                 unsigned long slot = (unsigned long)dmi->driver_data;
1590                 /* apply the quirk only to on-board controllers */
1591                 return slot == PCI_SLOT(pdev->devfn);
1592         }
1593
1594         return false;
1595 }
1596
1597 /**
1598  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1599  *      @pdev: PCI device to register
1600  *      @ent: Entry in piix_pci_tbl matching with @pdev
1601  *
1602  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1603  *      and then hand over control to libata, for it to do the rest.
1604  *
1605  *      LOCKING:
1606  *      Inherited from PCI layer (may sleep).
1607  *
1608  *      RETURNS:
1609  *      Zero on success, or -ERRNO value.
1610  */
1611
1612 static int __devinit piix_init_one(struct pci_dev *pdev,
1613                                    const struct pci_device_id *ent)
1614 {
1615         struct device *dev = &pdev->dev;
1616         struct ata_port_info port_info[2];
1617         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1618         struct scsi_host_template *sht = &piix_sht;
1619         unsigned long port_flags;
1620         struct ata_host *host;
1621         struct piix_host_priv *hpriv;
1622         int rc;
1623
1624         ata_print_version_once(&pdev->dev, DRV_VERSION);
1625
1626         /* no hotplugging support for later devices (FIXME) */
1627         if (!in_module_init && ent->driver_data >= ich5_sata)
1628                 return -ENODEV;
1629
1630         if (piix_broken_system_poweroff(pdev)) {
1631                 piix_port_info[ent->driver_data].flags |=
1632                                 ATA_FLAG_NO_POWEROFF_SPINDOWN |
1633                                         ATA_FLAG_NO_HIBERNATE_SPINDOWN;
1634                 dev_info(&pdev->dev, "quirky BIOS, skipping spindown "
1635                                 "on poweroff and hibernation\n");
1636         }
1637
1638         port_info[0] = piix_port_info[ent->driver_data];
1639         port_info[1] = piix_port_info[ent->driver_data];
1640
1641         port_flags = port_info[0].flags;
1642
1643         /* enable device and prepare host */
1644         rc = pcim_enable_device(pdev);
1645         if (rc)
1646                 return rc;
1647
1648         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1649         if (!hpriv)
1650                 return -ENOMEM;
1651
1652         /* Save IOCFG, this will be used for cable detection, quirk
1653          * detection and restoration on detach.  This is necessary
1654          * because some ACPI implementations mess up cable related
1655          * bits on _STM.  Reported on kernel bz#11879.
1656          */
1657         pci_read_config_dword(pdev, PIIX_IOCFG, &hpriv->saved_iocfg);
1658
1659         /* ICH6R may be driven by either ata_piix or ahci driver
1660          * regardless of BIOS configuration.  Make sure AHCI mode is
1661          * off.
1662          */
1663         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1664                 rc = piix_disable_ahci(pdev);
1665                 if (rc)
1666                         return rc;
1667         }
1668
1669         /* SATA map init can change port_info, do it before prepping host */
1670         if (port_flags & ATA_FLAG_SATA)
1671                 hpriv->map = piix_init_sata_map(pdev, port_info,
1672                                         piix_map_db_table[ent->driver_data]);
1673
1674         rc = ata_pci_bmdma_prepare_host(pdev, ppi, &host);
1675         if (rc)
1676                 return rc;
1677         host->private_data = hpriv;
1678
1679         /* initialize controller */
1680         if (port_flags & ATA_FLAG_SATA) {
1681                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1682                 rc = piix_init_sidpr(host);
1683                 if (rc)
1684                         return rc;
1685                 if (host->ports[0]->ops == &piix_sidpr_sata_ops)
1686                         sht = &piix_sidpr_sht;
1687         }
1688
1689         /* apply IOCFG bit18 quirk */
1690         piix_iocfg_bit18_quirk(host);
1691
1692         /* On ICH5, some BIOSen disable the interrupt using the
1693          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1694          * On ICH6, this bit has the same effect, but only when
1695          * MSI is disabled (and it is disabled, as we don't use
1696          * message-signalled interrupts currently).
1697          */
1698         if (port_flags & PIIX_FLAG_CHECKINTR)
1699                 pci_intx(pdev, 1);
1700
1701         if (piix_check_450nx_errata(pdev)) {
1702                 /* This writes into the master table but it does not
1703                    really matter for this errata as we will apply it to
1704                    all the PIIX devices on the board */
1705                 host->ports[0]->mwdma_mask = 0;
1706                 host->ports[0]->udma_mask = 0;
1707                 host->ports[1]->mwdma_mask = 0;
1708                 host->ports[1]->udma_mask = 0;
1709         }
1710         host->flags |= ATA_HOST_PARALLEL_SCAN;
1711
1712         pci_set_master(pdev);
1713         return ata_pci_sff_activate_host(host, ata_bmdma_interrupt, sht);
1714 }
1715
1716 static void piix_remove_one(struct pci_dev *pdev)
1717 {
1718         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1719         struct piix_host_priv *hpriv = host->private_data;
1720
1721         pci_write_config_dword(pdev, PIIX_IOCFG, hpriv->saved_iocfg);
1722
1723         ata_pci_remove_one(pdev);
1724 }
1725
1726 static int __init piix_init(void)
1727 {
1728         int rc;
1729
1730         DPRINTK("pci_register_driver\n");
1731         rc = pci_register_driver(&piix_pci_driver);
1732         if (rc)
1733                 return rc;
1734
1735         in_module_init = 0;
1736
1737         DPRINTK("done\n");
1738         return 0;
1739 }
1740
1741 static void __exit piix_exit(void)
1742 {
1743         pci_unregister_driver(&piix_pci_driver);
1744 }
1745
1746 module_init(piix_init);
1747 module_exit(piix_exit);