drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publicly available from Intel web site. Errata documentation
  42  * is also publicly available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The original Triton
  47  * series chipsets do _not_ support independent device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independent timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *      ICH7    errata #16      - MWDMA1 timings are incorrect
  76  *
  77  * Should have been BIOS fixed:
  78  *      450NX:  errata #19      - DMA hangs on old 450NX
  79  *      450NX:  errata #20      - DMA hangs on old 450NX
  80  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  81  *      ICH3    errata #15      - IDE deadlock under high load
  82  *                                (BIOS must set dev 31 fn 0 bit 23)
  83  *      ICH3    errata #18      - Don't use native mode
  84  */
  85
  86 #include <linux/kernel.h>
  87 #include <linux/module.h>
  88 #include <linux/pci.h>
  89 #include <linux/init.h>
  90 #include <linux/blkdev.h>
  91 #include <linux/delay.h>
  92 #include <linux/device.h>
  93 #include <linux/gfp.h>
  94 #include <scsi/scsi_host.h>
  95 #include <linux/libata.h>
  96 #include <linux/dmi.h>
  97
  98 #define DRV_NAME        "ata_piix"
  99 #define DRV_VERSION     "2.13"
 100
 101 enum {
 102         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 103         ICH5_PMR                = 0x90, /* port mapping register */
 104         ICH5_PCS                = 0x92, /* port control and status */
 105         PIIX_SIDPR_BAR          = 5,
 106         PIIX_SIDPR_LEN          = 16,
 107         PIIX_SIDPR_IDX          = 0,
 108         PIIX_SIDPR_DATA         = 4,
 109
 110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 112
 113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 115
 116         PIIX_FLAG_PIO16         = (1 << 30), /*support 16bit PIO only*/
 117
 118         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 119         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 120
 121         /* constants for mapping table */
 122         P0                      = 0,  /* port 0 */
 123         P1                      = 1,  /* port 1 */
 124         P2                      = 2,  /* port 2 */
 125         P3                      = 3,  /* port 3 */
 126         IDE                     = -1, /* IDE */
 127         NA                      = -2, /* not available */
 128         RV                      = -3, /* reserved */
 129
 130         PIIX_AHCI_DEVICE        = 6,
 131
 132         /* host->flags bits */
 133         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 134 };
 135
 136 enum piix_controller_ids {
 137         /* controller IDs */
 138         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 139         piix_pata_33,           /* PIIX4 at 33Mhz */
 140         ich_pata_33,            /* ICH up to UDMA 33 only */
 141         ich_pata_66,            /* ICH up to 66 Mhz */
 142         ich_pata_100,           /* ICH up to UDMA 100 */
 143         ich_pata_100_nomwdma1,  /* ICH up to UDMA 100 but with no MWDMA1*/
 144         ich5_sata,
 145         ich6_sata,
 146         ich6m_sata,
 147         ich8_sata,
 148         ich8_2port_sata,
 149         ich8m_apple_sata,       /* locks up on second port enable */
 150         tolapai_sata,
 151         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 152         ich8_sata_snb,
 153 };
 154
 155 struct piix_map_db {
 156         const u32 mask;
 157         const u16 port_enable;
 158         const int map[][4];
 159 };
 160
 161 struct piix_host_priv {
 162         const int *map;
 163         u32 saved_iocfg;
 164         void __iomem *sidpr;
 165 };
 166
 167 static int piix_init_one(struct pci_dev *pdev,
 168                          const struct pci_device_id *ent);
 169 static void piix_remove_one(struct pci_dev *pdev);
 170 static unsigned int piix_pata_read_id(struct ata_device *adev, struct ata_taskfile *tf, u16 *id);
 171 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
 172 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 173 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 174 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 175 static int ich_pata_cable_detect(struct ata_port *ap);
 176 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 177 static int piix_sidpr_scr_read(struct ata_link *link,
 178                                unsigned int reg, u32 *val);
 179 static int piix_sidpr_scr_write(struct ata_link *link,
 180                                 unsigned int reg, u32 val);
 181 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
 182                               unsigned hints);
 183 static bool piix_irq_check(struct ata_port *ap);
 184 static int piix_port_start(struct ata_port *ap);
 185 #ifdef CONFIG_PM
 186 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 187 static int piix_pci_device_resume(struct pci_dev *pdev);
 188 #endif
 189
 190 static unsigned int in_module_init = 1;
 191
 192 static const struct pci_device_id piix_pci_tbl[] = {
 193         /* Intel PIIX3 for the 430HX etc */
 194         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 195         /* VMware ICH4 */
 196         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 197         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 198         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 199         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 200         /* Intel PIIX4 */
 201         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 202         /* Intel PIIX4 */
 203         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 204         /* Intel PIIX */
 205         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 206         /* Intel ICH (i810, i815, i840) UDMA 66*/
 207         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 208         /* Intel ICH0 : UDMA 33*/
 209         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 210         /* Intel ICH2M */
 211         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 212         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 213         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 214         /*  Intel ICH3M */
 215         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 216         /* Intel ICH3 (E7500/1) UDMA 100 */
 217         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 218         /* Intel ICH4-L */
 219         { 0x8086, 0x24C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 220         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 221         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 222         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 223         /* Intel ICH5 */
 224         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 225         /* C-ICH (i810E2) */
 226         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 227         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 228         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 229         /* ICH6 (and 6) (i915) UDMA 100 */
 230         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 231         /* ICH7/7-R (i945, i975) UDMA 100*/
 232         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
 233         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
 234         /* ICH8 Mobile PATA Controller */
 235         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 236
 237         /* SATA ports */
 238
 239         /* 82801EB (ICH5) */
 240         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 241         /* 82801EB (ICH5) */
 242         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 243         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 244         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 245         /* 6300ESB pretending RAID */
 246         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 247         /* 82801FB/FW (ICH6/ICH6W) */
 248         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 249         /* 82801FR/FRW (ICH6R/ICH6RW) */
 250         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 251         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
 252          * Attach iff the controller is in IDE mode. */
 253         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
 254           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
 255         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 256         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 257         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 258         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
 259         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 260         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 261         /* SATA Controller 1 IDE (ICH8) */
 262         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 263         /* SATA Controller 2 IDE (ICH8) */
 264         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 265         /* Mobile SATA Controller IDE (ICH8M), Apple */
 266         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
 267         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
 268         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
 269         /* Mobile SATA Controller IDE (ICH8M) */
 270         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 271         /* SATA Controller IDE (ICH9) */
 272         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 273         /* SATA Controller IDE (ICH9) */
 274         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 275         /* SATA Controller IDE (ICH9) */
 276         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 277         /* SATA Controller IDE (ICH9M) */
 278         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 279         /* SATA Controller IDE (ICH9M) */
 280         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 281         /* SATA Controller IDE (ICH9M) */
 282         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 283         /* SATA Controller IDE (Tolapai) */
 284         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
 285         /* SATA Controller IDE (ICH10) */
 286         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 287         /* SATA Controller IDE (ICH10) */
 288         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 289         /* SATA Controller IDE (ICH10) */
 290         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 291         /* SATA Controller IDE (ICH10) */
 292         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 293         /* SATA Controller IDE (PCH) */
 294         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 295         /* SATA Controller IDE (PCH) */
 296         { 0x8086, 0x3b21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 297         /* SATA Controller IDE (PCH) */
 298         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 299         /* SATA Controller IDE (PCH) */
 300         { 0x8086, 0x3b28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 301         /* SATA Controller IDE (PCH) */
 302         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 303         /* SATA Controller IDE (PCH) */
 304         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 305         /* SATA Controller IDE (CPT) */
 306         { 0x8086, 0x1c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 307         /* SATA Controller IDE (CPT) */
 308         { 0x8086, 0x1c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 309         /* SATA Controller IDE (CPT) */
 310         { 0x8086, 0x1c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 311         /* SATA Controller IDE (CPT) */
 312         { 0x8086, 0x1c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 313         /* SATA Controller IDE (PBG) */
 314         { 0x8086, 0x1d00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 315         /* SATA Controller IDE (PBG) */
 316         { 0x8086, 0x1d08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 317         /* SATA Controller IDE (Panther Point) */
 318         { 0x8086, 0x1e00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 319         /* SATA Controller IDE (Panther Point) */
 320         { 0x8086, 0x1e01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 321         /* SATA Controller IDE (Panther Point) */
 322         { 0x8086, 0x1e08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 323         /* SATA Controller IDE (Panther Point) */
 324         { 0x8086, 0x1e09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 325         /* SATA Controller IDE (Lynx Point) */
 326         { 0x8086, 0x8c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 327         /* SATA Controller IDE (Lynx Point) */
 328         { 0x8086, 0x8c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
 329         /* SATA Controller IDE (Lynx Point) */
 330         { 0x8086, 0x8c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 331         /* SATA Controller IDE (Lynx Point) */
 332         { 0x8086, 0x8c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 333         /* SATA Controller IDE (DH89xxCC) */
 334         { 0x8086, 0x2326, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 335         { }     /* terminate list */
 336 };
 337
 338 static struct pci_driver piix_pci_driver = {
 339         .name                   = DRV_NAME,
 340         .id_table               = piix_pci_tbl,
 341         .probe                  = piix_init_one,
 342         .remove                 = piix_remove_one,
 343 #ifdef CONFIG_PM
 344         .suspend                = piix_pci_device_suspend,
 345         .resume                 = piix_pci_device_resume,
 346 #endif
 347 };
 348
 349 static struct scsi_host_template piix_sht = {
 350         ATA_BMDMA_SHT(DRV_NAME),
 351 };
 352
 353 static struct ata_port_operations piix_sata_ops = {
 354         .inherits               = &ata_bmdma32_port_ops,
 355         .sff_irq_check          = piix_irq_check,
 356         .port_start             = piix_port_start,
 357 };
 358
 359 static struct ata_port_operations piix_pata_ops = {
 360         .inherits               = &piix_sata_ops,
 361         .cable_detect           = ata_cable_40wire,
 362         .set_piomode            = piix_set_piomode,
 363         .set_dmamode            = piix_set_dmamode,
 364         .prereset               = piix_pata_prereset,
 365         .read_id                = piix_pata_read_id,
 366 };
 367
 368 static struct ata_port_operations piix_vmw_ops = {
 369         .inherits               = &piix_pata_ops,
 370         .bmdma_status           = piix_vmw_bmdma_status,
 371 };
 372
 373 static struct ata_port_operations ich_pata_ops = {
 374         .inherits               = &piix_pata_ops,
 375         .cable_detect           = ich_pata_cable_detect,
 376         .set_dmamode            = ich_set_dmamode,
 377 };
 378
 379 static struct device_attribute *piix_sidpr_shost_attrs[] = {
 380         &dev_attr_link_power_management_policy,
 381         NULL
 382 };
 383
 384 static struct scsi_host_template piix_sidpr_sht = {
 385         ATA_BMDMA_SHT(DRV_NAME),
 386         .shost_attrs            = piix_sidpr_shost_attrs,
 387 };
 388
 389 static struct ata_port_operations piix_sidpr_sata_ops = {
 390         .inherits               = &piix_sata_ops,
 391         .hardreset              = sata_std_hardreset,
 392         .scr_read               = piix_sidpr_scr_read,
 393         .scr_write              = piix_sidpr_scr_write,
 394         .set_lpm                = piix_sidpr_set_lpm,
 395 };
 396
 397 static const struct piix_map_db ich5_map_db = {
 398         .mask = 0x7,
 399         .port_enable = 0x3,
 400         .map = {
 401                 /* PM   PS   SM   SS       MAP  */
 402                 {  P0,  NA,  P1,  NA }, /* 000b */
 403                 {  P1,  NA,  P0,  NA }, /* 001b */
 404                 {  RV,  RV,  RV,  RV },
 405                 {  RV,  RV,  RV,  RV },
 406                 {  P0,  P1, IDE, IDE }, /* 100b */
 407                 {  P1,  P0, IDE, IDE }, /* 101b */
 408                 { IDE, IDE,  P0,  P1 }, /* 110b */
 409                 { IDE, IDE,  P1,  P0 }, /* 111b */
 410         },
 411 };
 412
 413 static const struct piix_map_db ich6_map_db = {
 414         .mask = 0x3,
 415         .port_enable = 0xf,
 416         .map = {
 417                 /* PM   PS   SM   SS       MAP */
 418                 {  P0,  P2,  P1,  P3 }, /* 00b */
 419                 { IDE, IDE,  P1,  P3 }, /* 01b */
 420                 {  P0,  P2, IDE, IDE }, /* 10b */
 421                 {  RV,  RV,  RV,  RV },
 422         },
 423 };
 424
 425 static const struct piix_map_db ich6m_map_db = {
 426         .mask = 0x3,
 427         .port_enable = 0x5,
 428
 429         /* Map 01b isn't specified in the doc but some notebooks use
 430          * it anyway.  MAP 01b have been spotted on both ICH6M and
 431          * ICH7M.
 432          */
 433         .map = {
 434                 /* PM   PS   SM   SS       MAP */
 435                 {  P0,  P2,  NA,  NA }, /* 00b */
 436                 { IDE, IDE,  P1,  P3 }, /* 01b */
 437                 {  P0,  P2, IDE, IDE }, /* 10b */
 438                 {  RV,  RV,  RV,  RV },
 439         },
 440 };
 441
 442 static const struct piix_map_db ich8_map_db = {
 443         .mask = 0x3,
 444         .port_enable = 0xf,
 445         .map = {
 446                 /* PM   PS   SM   SS       MAP */
 447                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 448                 {  RV,  RV,  RV,  RV },
 449                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 450                 {  RV,  RV,  RV,  RV },
 451         },
 452 };
 453
 454 static const struct piix_map_db ich8_2port_map_db = {
 455         .mask = 0x3,
 456         .port_enable = 0x3,
 457         .map = {
 458                 /* PM   PS   SM   SS       MAP */
 459                 {  P0,  NA,  P1,  NA }, /* 00b */
 460                 {  RV,  RV,  RV,  RV }, /* 01b */
 461                 {  RV,  RV,  RV,  RV }, /* 10b */
 462                 {  RV,  RV,  RV,  RV },
 463         },
 464 };
 465
 466 static const struct piix_map_db ich8m_apple_map_db = {
 467         .mask = 0x3,
 468         .port_enable = 0x1,
 469         .map = {
 470                 /* PM   PS   SM   SS       MAP */
 471                 {  P0,  NA,  NA,  NA }, /* 00b */
 472                 {  RV,  RV,  RV,  RV },
 473                 {  P0,  P2, IDE, IDE }, /* 10b */
 474                 {  RV,  RV,  RV,  RV },
 475         },
 476 };
 477
 478 static const struct piix_map_db tolapai_map_db = {
 479         .mask = 0x3,
 480         .port_enable = 0x3,
 481         .map = {
 482                 /* PM   PS   SM   SS       MAP */
 483                 {  P0,  NA,  P1,  NA }, /* 00b */
 484                 {  RV,  RV,  RV,  RV }, /* 01b */
 485                 {  RV,  RV,  RV,  RV }, /* 10b */
 486                 {  RV,  RV,  RV,  RV },
 487         },
 488 };
 489
 490 static const struct piix_map_db *piix_map_db_table[] = {
 491         [ich5_sata]             = &ich5_map_db,
 492         [ich6_sata]             = &ich6_map_db,
 493         [ich6m_sata]            = &ich6m_map_db,
 494         [ich8_sata]             = &ich8_map_db,
 495         [ich8_2port_sata]       = &ich8_2port_map_db,
 496         [ich8m_apple_sata]      = &ich8m_apple_map_db,
 497         [tolapai_sata]          = &tolapai_map_db,
 498         [ich8_sata_snb]         = &ich8_map_db,
 499 };
 500
 501 static struct ata_port_info piix_port_info[] = {
 502         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 503         {
 504                 .flags          = PIIX_PATA_FLAGS,
 505                 .pio_mask       = ATA_PIO4,
 506                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 507                 .port_ops       = &piix_pata_ops,
 508         },
 509
 510         [piix_pata_33] =        /* PIIX4 at 33MHz */
 511         {
 512                 .flags          = PIIX_PATA_FLAGS,
 513                 .pio_mask       = ATA_PIO4,
 514                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 515                 .udma_mask      = ATA_UDMA2,
 516                 .port_ops       = &piix_pata_ops,
 517         },
 518
 519         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 520         {
 521                 .flags          = PIIX_PATA_FLAGS,
 522                 .pio_mask       = ATA_PIO4,
 523                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* Check: maybe MWDMA0 is ok  */
 524                 .udma_mask      = ATA_UDMA2,
 525                 .port_ops       = &ich_pata_ops,
 526         },
 527
 528         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 529         {
 530                 .flags          = PIIX_PATA_FLAGS,
 531                 .pio_mask       = ATA_PIO4,
 532                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* MWDMA0 is broken on chip */
 533                 .udma_mask      = ATA_UDMA4,
 534                 .port_ops       = &ich_pata_ops,
 535         },
 536
 537         [ich_pata_100] =
 538         {
 539                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 540                 .pio_mask       = ATA_PIO4,
 541                 .mwdma_mask     = ATA_MWDMA12_ONLY,
 542                 .udma_mask      = ATA_UDMA5,
 543                 .port_ops       = &ich_pata_ops,
 544         },
 545
 546         [ich_pata_100_nomwdma1] =
 547         {
 548                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 549                 .pio_mask       = ATA_PIO4,
 550                 .mwdma_mask     = ATA_MWDMA2_ONLY,
 551                 .udma_mask      = ATA_UDMA5,
 552                 .port_ops       = &ich_pata_ops,
 553         },
 554
 555         [ich5_sata] =
 556         {
 557                 .flags          = PIIX_SATA_FLAGS,
 558                 .pio_mask       = ATA_PIO4,
 559                 .mwdma_mask     = ATA_MWDMA2,
 560                 .udma_mask      = ATA_UDMA6,
 561                 .port_ops       = &piix_sata_ops,
 562         },
 563
 564         [ich6_sata] =
 565         {
 566                 .flags          = PIIX_SATA_FLAGS,
 567                 .pio_mask       = ATA_PIO4,
 568                 .mwdma_mask     = ATA_MWDMA2,
 569                 .udma_mask      = ATA_UDMA6,
 570                 .port_ops       = &piix_sata_ops,
 571         },
 572
 573         [ich6m_sata] =
 574         {
 575                 .flags          = PIIX_SATA_FLAGS,
 576                 .pio_mask       = ATA_PIO4,
 577                 .mwdma_mask     = ATA_MWDMA2,
 578                 .udma_mask      = ATA_UDMA6,
 579                 .port_ops       = &piix_sata_ops,
 580         },
 581
 582         [ich8_sata] =
 583         {
 584                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 585                 .pio_mask       = ATA_PIO4,
 586                 .mwdma_mask     = ATA_MWDMA2,
 587                 .udma_mask      = ATA_UDMA6,
 588                 .port_ops       = &piix_sata_ops,
 589         },
 590
 591         [ich8_2port_sata] =
 592         {
 593                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 594                 .pio_mask       = ATA_PIO4,
 595                 .mwdma_mask     = ATA_MWDMA2,
 596                 .udma_mask      = ATA_UDMA6,
 597                 .port_ops       = &piix_sata_ops,
 598         },
 599
 600         [tolapai_sata] =
 601         {
 602                 .flags          = PIIX_SATA_FLAGS,
 603                 .pio_mask       = ATA_PIO4,
 604                 .mwdma_mask     = ATA_MWDMA2,
 605                 .udma_mask      = ATA_UDMA6,
 606                 .port_ops       = &piix_sata_ops,
 607         },
 608
 609         [ich8m_apple_sata] =
 610         {
 611                 .flags          = PIIX_SATA_FLAGS,
 612                 .pio_mask       = ATA_PIO4,
 613                 .mwdma_mask     = ATA_MWDMA2,
 614                 .udma_mask      = ATA_UDMA6,
 615                 .port_ops       = &piix_sata_ops,
 616         },
 617
 618         [piix_pata_vmw] =
 619         {
 620                 .flags          = PIIX_PATA_FLAGS,
 621                 .pio_mask       = ATA_PIO4,
 622                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 623                 .udma_mask      = ATA_UDMA2,
 624                 .port_ops       = &piix_vmw_ops,
 625         },
 626
 627         /*
 628          * some Sandybridge chipsets have broken 32 mode up to now,
 629          * see https://bugzilla.kernel.org/show_bug.cgi?id=40592
 630          */
 631         [ich8_sata_snb] =
 632         {
 633                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR | PIIX_FLAG_PIO16,
 634                 .pio_mask       = ATA_PIO4,
 635                 .mwdma_mask     = ATA_MWDMA2,
 636                 .udma_mask      = ATA_UDMA6,
 637                 .port_ops       = &piix_sata_ops,
 638         },
 639
 640 };
 641
 642 static struct pci_bits piix_enable_bits[] = {
 643         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 644         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 645 };
 646
 647 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 648 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 649 MODULE_LICENSE("GPL");
 650 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 651 MODULE_VERSION(DRV_VERSION);
 652
 653 static int piix_msft_hyperv(void)
 654 {
 655         int hv = 0;
 656 #if defined(CONFIG_HYPERV_STORAGE) || defined(CONFIG_HYPERV_STORAGE_MODULE)
 657         static const struct dmi_system_id hv_dmi_ident[]  = {
 658                 {
 659                         .ident = "Hyper-V",
 660                         .matches = {
 661                                 DMI_MATCH(DMI_SYS_VENDOR, "Microsoft Corporation"),
 662                                 DMI_MATCH(DMI_PRODUCT_NAME, "Virtual Machine"),
 663                                 DMI_MATCH(DMI_BOARD_NAME, "Virtual Machine"),
 664                         },
 665                 },
 666                 { }     /* terminate list */
 667         };
 668         hv = !!dmi_check_system(hv_dmi_ident);
 669 #endif
 670         return hv;
 671 }
 672
 673 struct ich_laptop {
 674         u16 device;
 675         u16 subvendor;
 676         u16 subdevice;
 677 };
 678
 679 /*
 680  *      List of laptops that use short cables rather than 80 wire
 681  */
 682
 683 static const struct ich_laptop ich_laptop[] = {
 684         /* devid, subvendor, subdev */
 685         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 686         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 687         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 688         { 0x27DF, 0x1028, 0x02b0 },     /* ICH7 on unknown Dell */
 689         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 690         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 691         { 0x27DF, 0x103C, 0x361a },     /* ICH7 on unknown HP  */
 692         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
 693         { 0x27DF, 0x152D, 0x0778 },     /* ICH7 on unknown Intel */
 694         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 695         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
 696         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
 697         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
 698         { 0x27df, 0x104d, 0x900e },     /* ICH7 on Sony TZ-90 */
 699         /* end marker */
 700         { 0, }
 701 };
 702
 703 static int piix_port_start(struct ata_port *ap)
 704 {
 705         if (!(ap->flags & PIIX_FLAG_PIO16))
 706                 ap->pflags |= ATA_PFLAG_PIO32 | ATA_PFLAG_PIO32CHANGE;
 707
 708         return ata_bmdma_port_start(ap);
 709 }
 710
 711 /**
 712  *      ich_pata_cable_detect - Probe host controller cable detect info
 713  *      @ap: Port for which cable detect info is desired
 714  *
 715  *      Read 80c cable indicator from ATA PCI device's PCI config
 716  *      register.  This register is normally set by firmware (BIOS).
 717  *
 718  *      LOCKING:
 719  *      None (inherited from caller).
 720  */
 721
 722 static int ich_pata_cable_detect(struct ata_port *ap)
 723 {
 724         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 725         struct piix_host_priv *hpriv = ap->host->private_data;
 726         const struct ich_laptop *lap = &ich_laptop[0];
 727         u8 mask;
 728
 729         /* Check for specials - Acer Aspire 5602WLMi */
 730         while (lap->device) {
 731                 if (lap->device == pdev->device &&
 732                     lap->subvendor == pdev->subsystem_vendor &&
 733                     lap->subdevice == pdev->subsystem_device)
 734                         return ATA_CBL_PATA40_SHORT;
 735
 736                 lap++;
 737         }
 738
 739         /* check BIOS cable detect results */
 740         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 741         if ((hpriv->saved_iocfg & mask) == 0)
 742                 return ATA_CBL_PATA40;
 743         return ATA_CBL_PATA80;
 744 }
 745
 746 /**
 747  *      piix_pata_prereset - prereset for PATA host controller
 748  *      @link: Target link
 749  *      @deadline: deadline jiffies for the operation
 750  *
 751  *      LOCKING:
 752  *      None (inherited from caller).
 753  */
 754 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 755 {
 756         struct ata_port *ap = link->ap;
 757         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 758
 759         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 760                 return -ENOENT;
 761         return ata_sff_prereset(link, deadline);
 762 }
 763
 764 static unsigned int piix_pata_read_id(struct ata_device *adev, struct ata_taskfile *tf, u16 *id)
 765 {
 766         unsigned int err_mask = ata_do_dev_read_id(adev, tf, id);
 767         /*
 768          * Ignore disks in a hyper-v guest.
 769          * There is no unplug protocol like it is done with xen_emul_unplug= option.
 770          * Emulate the unplug by ignoring disks when the hv_storvsc driver is enabled.
 771          * If the disks are not ignored, they will appear twice: once through
 772          * piix and once through hv_storvsc.
 773          * hv_storvsc can not handle ATAPI devices because they can only be
 774          * accessed through the emulated code path (not through the vm_bus
 775          * channel), the piix driver is still required.
 776          */
 777         if (ata_id_is_ata(id) && piix_msft_hyperv()) {
 778                 ata_dev_printk(adev, KERN_WARNING, "ATA device ignored in Hyper-V guest\n");
 779                 id[ATA_ID_CONFIG] |= (1 << 15);
 780         }
 781         return err_mask;
 782 }
 783
 784 static DEFINE_SPINLOCK(piix_lock);
 785
 786 static void piix_set_timings(struct ata_port *ap, struct ata_device *adev,
 787                              u8 pio)
 788 {
 789         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 790         unsigned long flags;
 791         unsigned int is_slave   = (adev->devno != 0);
 792         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 793         unsigned int slave_port = 0x44;
 794         u16 master_data;
 795         u8 slave_data;
 796         u8 udma_enable;
 797         int control = 0;
 798
 799         /*
 800          *      See Intel Document 298600-004 for the timing programing rules
 801          *      for ICH controllers.
 802          */
 803
 804         static const     /* ISP  RTC */
 805         u8 timings[][2] = { { 0, 0 },
 806                             { 0, 0 },
 807                             { 1, 0 },
 808                             { 2, 1 },
 809                             { 2, 3 }, };
 810
 811         if (pio >= 2)
 812                 control |= 1;   /* TIME1 enable */
 813         if (ata_pio_need_iordy(adev))
 814                 control |= 2;   /* IE enable */
 815         /* Intel specifies that the PPE functionality is for disk only */
 816         if (adev->class == ATA_DEV_ATA)
 817                 control |= 4;   /* PPE enable */
 818         /*
 819          * If the drive MWDMA is faster than it can do PIO then
 820          * we must force PIO into PIO0
 821          */
 822         if (adev->pio_mode < XFER_PIO_0 + pio)
 823                 /* Enable DMA timing only */
 824                 control |= 8;   /* PIO cycles in PIO0 */
 825
 826         spin_lock_irqsave(&piix_lock, flags);
 827
 828         /* PIO configuration clears DTE unconditionally.  It will be
 829          * programmed in set_dmamode which is guaranteed to be called
 830          * after set_piomode if any DMA mode is available.
 831          */
 832         pci_read_config_word(dev, master_port, &master_data);
 833         if (is_slave) {
 834                 /* clear TIME1|IE1|PPE1|DTE1 */
 835                 master_data &= 0xff0f;
 836                 /* enable PPE1, IE1 and TIME1 as needed */
 837                 master_data |= (control << 4);
 838                 pci_read_config_byte(dev, slave_port, &slave_data);
 839                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 840                 /* Load the timing nibble for this slave */
 841                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 842                                                 << (ap->port_no ? 4 : 0);
 843         } else {
 844                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 845                 master_data &= 0xccf0;
 846                 /* Enable PPE, IE and TIME as appropriate */
 847                 master_data |= control;
 848                 /* load ISP and RCT */
 849                 master_data |=
 850                         (timings[pio][0] << 12) |
 851                         (timings[pio][1] << 8);
 852         }
 853
 854         /* Enable SITRE (separate slave timing register) */
 855         master_data |= 0x4000;
 856         pci_write_config_word(dev, master_port, master_data);
 857         if (is_slave)
 858                 pci_write_config_byte(dev, slave_port, slave_data);
 859
 860         /* Ensure the UDMA bit is off - it will be turned back on if
 861            UDMA is selected */
 862
 863         if (ap->udma_mask) {
 864                 pci_read_config_byte(dev, 0x48, &udma_enable);
 865                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 866                 pci_write_config_byte(dev, 0x48, udma_enable);
 867         }
 868
 869         spin_unlock_irqrestore(&piix_lock, flags);
 870 }
 871
 872 /**
 873  *      piix_set_piomode - Initialize host controller PATA PIO timings
 874  *      @ap: Port whose timings we are configuring
 875  *      @adev: Drive in question
 876  *
 877  *      Set PIO mode for device, in host controller PCI config space.
 878  *
 879  *      LOCKING:
 880  *      None (inherited from caller).
 881  */
 882
 883 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 884 {
 885         piix_set_timings(ap, adev, adev->pio_mode - XFER_PIO_0);
 886 }
 887
 888 /**
 889  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 890  *      @ap: Port whose timings we are configuring
 891  *      @adev: Drive in question
 892  *      @isich: set if the chip is an ICH device
 893  *
 894  *      Set UDMA mode for device, in host controller PCI config space.
 895  *
 896  *      LOCKING:
 897  *      None (inherited from caller).
 898  */
 899
 900 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 901 {
 902         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 903         unsigned long flags;
 904         u8 speed                = adev->dma_mode;
 905         int devid               = adev->devno + 2 * ap->port_no;
 906         u8 udma_enable          = 0;
 907
 908         if (speed >= XFER_UDMA_0) {
 909                 unsigned int udma = speed - XFER_UDMA_0;
 910                 u16 udma_timing;
 911                 u16 ideconf;
 912                 int u_clock, u_speed;
 913
 914                 spin_lock_irqsave(&piix_lock, flags);
 915
 916                 pci_read_config_byte(dev, 0x48, &udma_enable);
 917
 918                 /*
 919                  * UDMA is handled by a combination of clock switching and
 920                  * selection of dividers
 921                  *
 922                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 923                  *             except UDMA0 which is 00
 924                  */
 925                 u_speed = min(2 - (udma & 1), udma);
 926                 if (udma == 5)
 927                         u_clock = 0x1000;       /* 100Mhz */
 928                 else if (udma > 2)
 929                         u_clock = 1;            /* 66Mhz */
 930                 else
 931                         u_clock = 0;            /* 33Mhz */
 932
 933                 udma_enable |= (1 << devid);
 934
 935                 /* Load the CT/RP selection */
 936                 pci_read_config_word(dev, 0x4A, &udma_timing);
 937                 udma_timing &= ~(3 << (4 * devid));
 938                 udma_timing |= u_speed << (4 * devid);
 939                 pci_write_config_word(dev, 0x4A, udma_timing);
 940
 941                 if (isich) {
 942                         /* Select a 33/66/100Mhz clock */
 943                         pci_read_config_word(dev, 0x54, &ideconf);
 944                         ideconf &= ~(0x1001 << devid);
 945                         ideconf |= u_clock << devid;
 946                         /* For ICH or later we should set bit 10 for better
 947                            performance (WR_PingPong_En) */
 948                         pci_write_config_word(dev, 0x54, ideconf);
 949                 }
 950
 951                 pci_write_config_byte(dev, 0x48, udma_enable);
 952
 953                 spin_unlock_irqrestore(&piix_lock, flags);
 954         } else {
 955                 /* MWDMA is driven by the PIO timings. */
 956                 unsigned int mwdma = speed - XFER_MW_DMA_0;
 957                 const unsigned int needed_pio[3] = {
 958                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 959                 };
 960                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 961
 962                 /* XFER_PIO_0 is never used currently */
 963                 piix_set_timings(ap, adev, pio);
 964         }
 965 }
 966
 967 /**
 968  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 969  *      @ap: Port whose timings we are configuring
 970  *      @adev: um
 971  *
 972  *      Set MW/UDMA mode for device, in host controller PCI config space.
 973  *
 974  *      LOCKING:
 975  *      None (inherited from caller).
 976  */
 977
 978 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 979 {
 980         do_pata_set_dmamode(ap, adev, 0);
 981 }
 982
 983 /**
 984  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 985  *      @ap: Port whose timings we are configuring
 986  *      @adev: um
 987  *
 988  *      Set MW/UDMA mode for device, in host controller PCI config space.
 989  *
 990  *      LOCKING:
 991  *      None (inherited from caller).
 992  */
 993
 994 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 995 {
 996         do_pata_set_dmamode(ap, adev, 1);
 997 }
 998
 999 /*
1000  * Serial ATA Index/Data Pair Superset Registers access
1001  *
1002  * Beginning from ICH8, there's a sane way to access SCRs using index
1003  * and data register pair located at BAR5 which means that we have
1004  * separate SCRs for master and slave.  This is handled using libata
1005  * slave_link facility.
1006  */
1007 static const int piix_sidx_map[] = {
1008         [SCR_STATUS]    = 0,
1009         [SCR_ERROR]     = 2,
1010         [SCR_CONTROL]   = 1,
1011 };
1012
1013 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
1014 {
1015         struct ata_port *ap = link->ap;
1016         struct piix_host_priv *hpriv = ap->host->private_data;
1017
1018         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
1019                   hpriv->sidpr + PIIX_SIDPR_IDX);
1020 }
1021
1022 static int piix_sidpr_scr_read(struct ata_link *link,
1023                                unsigned int reg, u32 *val)
1024 {
1025         struct piix_host_priv *hpriv = link->ap->host->private_data;
1026
1027         if (reg >= ARRAY_SIZE(piix_sidx_map))
1028                 return -EINVAL;
1029
1030         piix_sidpr_sel(link, reg);
1031         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
1032         return 0;
1033 }
1034
1035 static int piix_sidpr_scr_write(struct ata_link *link,
1036                                 unsigned int reg, u32 val)
1037 {
1038         struct piix_host_priv *hpriv = link->ap->host->private_data;
1039
1040         if (reg >= ARRAY_SIZE(piix_sidx_map))
1041                 return -EINVAL;
1042
1043         piix_sidpr_sel(link, reg);
1044         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
1045         return 0;
1046 }
1047
1048 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
1049                               unsigned hints)
1050 {
1051         return sata_link_scr_lpm(link, policy, false);
1052 }
1053
1054 static bool piix_irq_check(struct ata_port *ap)
1055 {
1056         if (unlikely(!ap->ioaddr.bmdma_addr))
1057                 return false;
1058
1059         return ap->ops->bmdma_status(ap) & ATA_DMA_INTR;
1060 }
1061
1062 #ifdef CONFIG_PM
1063 static int piix_broken_suspend(void)
1064 {
1065         static const struct dmi_system_id sysids[] = {
1066                 {
1067                         .ident = "TECRA M3",
1068                         .matches = {
1069                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1070                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1071                         },
1072                 },
1073                 {
1074                         .ident = "TECRA M3",
1075                         .matches = {
1076                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1077                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1078                         },
1079                 },
1080                 {
1081                         .ident = "TECRA M4",
1082                         .matches = {
1083                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1084                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1085                         },
1086                 },
1087                 {
1088                         .ident = "TECRA M4",
1089                         .matches = {
1090                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1091                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
1092                         },
1093                 },
1094                 {
1095                         .ident = "TECRA M5",
1096                         .matches = {
1097                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1098                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1099                         },
1100                 },
1101                 {
1102                         .ident = "TECRA M6",
1103                         .matches = {
1104                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1105                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1106                         },
1107                 },
1108                 {
1109                         .ident = "TECRA M7",
1110                         .matches = {
1111                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1112                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1113                         },
1114                 },
1115                 {
1116                         .ident = "TECRA A8",
1117                         .matches = {
1118                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1119                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1120                         },
1121                 },
1122                 {
1123                         .ident = "Satellite R20",
1124                         .matches = {
1125                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1126                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1127                         },
1128                 },
1129                 {
1130                         .ident = "Satellite R25",
1131                         .matches = {
1132                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1133                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1134                         },
1135                 },
1136                 {
1137                         .ident = "Satellite U200",
1138                         .matches = {
1139                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1140                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1141                         },
1142                 },
1143                 {
1144                         .ident = "Satellite U200",
1145                         .matches = {
1146                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1147                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1148                         },
1149                 },
1150                 {
1151                         .ident = "Satellite Pro U200",
1152                         .matches = {
1153                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1154                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1155                         },
1156                 },
1157                 {
1158                         .ident = "Satellite U205",
1159                         .matches = {
1160                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1161                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1162                         },
1163                 },
1164                 {
1165                         .ident = "SATELLITE U205",
1166                         .matches = {
1167                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1168                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1169                         },
1170                 },
1171                 {
1172                         .ident = "Satellite Pro A120",
1173                         .matches = {
1174                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1175                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite Pro A120"),
1176                         },
1177                 },
1178                 {
1179                         .ident = "Portege M500",
1180                         .matches = {
1181                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1182                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1183                         },
1184                 },
1185                 {
1186                         .ident = "VGN-BX297XP",
1187                         .matches = {
1188                                 DMI_MATCH(DMI_SYS_VENDOR, "Sony Corporation"),
1189                                 DMI_MATCH(DMI_PRODUCT_NAME, "VGN-BX297XP"),
1190                         },
1191                 },
1192
1193                 { }     /* terminate list */
1194         };
1195         static const char *oemstrs[] = {
1196                 "Tecra M3,",
1197         };
1198         int i;
1199
1200         if (dmi_check_system(sysids))
1201                 return 1;
1202
1203         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1204                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1205                         return 1;
1206
1207         /* TECRA M4 sometimes forgets its identify and reports bogus
1208          * DMI information.  As the bogus information is a bit
1209          * generic, match as many entries as possible.  This manual
1210          * matching is necessary because dmi_system_id.matches is
1211          * limited to four entries.
1212          */
1213         if (dmi_match(DMI_SYS_VENDOR, "TOSHIBA") &&
1214             dmi_match(DMI_PRODUCT_NAME, "000000") &&
1215             dmi_match(DMI_PRODUCT_VERSION, "000000") &&
1216             dmi_match(DMI_PRODUCT_SERIAL, "000000") &&
1217             dmi_match(DMI_BOARD_VENDOR, "TOSHIBA") &&
1218             dmi_match(DMI_BOARD_NAME, "Portable PC") &&
1219             dmi_match(DMI_BOARD_VERSION, "Version A0"))
1220                 return 1;
1221
1222         return 0;
1223 }
1224
1225 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1226 {
1227         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1228         unsigned long flags;
1229         int rc = 0;
1230
1231         rc = ata_host_suspend(host, mesg);
1232         if (rc)
1233                 return rc;
1234
1235         /* Some braindamaged ACPI suspend implementations expect the
1236          * controller to be awake on entry; otherwise, it burns cpu
1237          * cycles and power trying to do something to the sleeping
1238          * beauty.
1239          */
1240         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1241                 pci_save_state(pdev);
1242
1243                 /* mark its power state as "unknown", since we don't
1244                  * know if e.g. the BIOS will change its device state
1245                  * when we suspend.
1246                  */
1247                 if (pdev->current_state == PCI_D0)
1248                         pdev->current_state = PCI_UNKNOWN;
1249
1250                 /* tell resume that it's waking up from broken suspend */
1251                 spin_lock_irqsave(&host->lock, flags);
1252                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1253                 spin_unlock_irqrestore(&host->lock, flags);
1254         } else
1255                 ata_pci_device_do_suspend(pdev, mesg);
1256
1257         return 0;
1258 }
1259
1260 static int piix_pci_device_resume(struct pci_dev *pdev)
1261 {
1262         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1263         unsigned long flags;
1264         int rc;
1265
1266         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1267                 spin_lock_irqsave(&host->lock, flags);
1268                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1269                 spin_unlock_irqrestore(&host->lock, flags);
1270
1271                 pci_set_power_state(pdev, PCI_D0);
1272                 pci_restore_state(pdev);
1273
1274                 /* PCI device wasn't disabled during suspend.  Use
1275                  * pci_reenable_device() to avoid affecting the enable
1276                  * count.
1277                  */
1278                 rc = pci_reenable_device(pdev);
1279                 if (rc)
1280                         dev_err(&pdev->dev,
1281                                 "failed to enable device after resume (%d)\n",
1282                                 rc);
1283         } else
1284                 rc = ata_pci_device_do_resume(pdev);
1285
1286         if (rc == 0)
1287                 ata_host_resume(host);
1288
1289         return rc;
1290 }
1291 #endif
1292
1293 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1294 {
1295         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1296 }
1297
1298 #define AHCI_PCI_BAR 5
1299 #define AHCI_GLOBAL_CTL 0x04
1300 #define AHCI_ENABLE (1 << 31)
1301 static int piix_disable_ahci(struct pci_dev *pdev)
1302 {
1303         void __iomem *mmio;
1304         u32 tmp;
1305         int rc = 0;
1306
1307         /* BUG: pci_enable_device has not yet been called.  This
1308          * works because this device is usually set up by BIOS.
1309          */
1310
1311         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1312             !pci_resource_len(pdev, AHCI_PCI_BAR))
1313                 return 0;
1314
1315         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1316         if (!mmio)
1317                 return -ENOMEM;
1318
1319         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1320         if (tmp & AHCI_ENABLE) {
1321                 tmp &= ~AHCI_ENABLE;
1322                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1323
1324                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1325                 if (tmp & AHCI_ENABLE)
1326                         rc = -EIO;
1327         }
1328
1329         pci_iounmap(pdev, mmio);
1330         return rc;
1331 }
1332
1333 /**
1334  *      piix_check_450nx_errata -       Check for problem 450NX setup
1335  *      @ata_dev: the PCI device to check
1336  *
1337  *      Check for the present of 450NX errata #19 and errata #25. If
1338  *      they are found return an error code so we can turn off DMA
1339  */
1340
1341 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1342 {
1343         struct pci_dev *pdev = NULL;
1344         u16 cfg;
1345         int no_piix_dma = 0;
1346
1347         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1348                 /* Look for 450NX PXB. Check for problem configurations
1349                    A PCI quirk checks bit 6 already */
1350                 pci_read_config_word(pdev, 0x41, &cfg);
1351                 /* Only on the original revision: IDE DMA can hang */
1352                 if (pdev->revision == 0x00)
1353                         no_piix_dma = 1;
1354                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1355                 else if (cfg & (1<<14) && pdev->revision < 5)
1356                         no_piix_dma = 2;
1357         }
1358         if (no_piix_dma)
1359                 dev_warn(&ata_dev->dev,
1360                          "450NX errata present, disabling IDE DMA%s\n",
1361                          no_piix_dma == 2 ? " - a BIOS update may resolve this"
1362                          : "");
1363
1364         return no_piix_dma;
1365 }
1366
1367 static void __devinit piix_init_pcs(struct ata_host *host,
1368                                     const struct piix_map_db *map_db)
1369 {
1370         struct pci_dev *pdev = to_pci_dev(host->dev);
1371         u16 pcs, new_pcs;
1372
1373         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1374
1375         new_pcs = pcs | map_db->port_enable;
1376
1377         if (new_pcs != pcs) {
1378                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1379                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1380                 msleep(150);
1381         }
1382 }
1383
1384 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1385                                                struct ata_port_info *pinfo,
1386                                                const struct piix_map_db *map_db)
1387 {
1388         const int *map;
1389         int i, invalid_map = 0;
1390         u8 map_value;
1391
1392         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1393
1394         map = map_db->map[map_value & map_db->mask];
1395
1396         dev_info(&pdev->dev, "MAP [");
1397         for (i = 0; i < 4; i++) {
1398                 switch (map[i]) {
1399                 case RV:
1400                         invalid_map = 1;
1401                         pr_cont(" XX");
1402                         break;
1403
1404                 case NA:
1405                         pr_cont(" --");
1406                         break;
1407
1408                 case IDE:
1409                         WARN_ON((i & 1) || map[i + 1] != IDE);
1410                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1411                         i++;
1412                         pr_cont(" IDE IDE");
1413                         break;
1414
1415                 default:
1416                         pr_cont(" P%d", map[i]);
1417                         if (i & 1)
1418                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1419                         break;
1420                 }
1421         }
1422         pr_cont(" ]\n");
1423
1424         if (invalid_map)
1425                 dev_err(&pdev->dev, "invalid MAP value %u\n", map_value);
1426
1427         return map;
1428 }
1429
1430 static bool piix_no_sidpr(struct ata_host *host)
1431 {
1432         struct pci_dev *pdev = to_pci_dev(host->dev);
1433
1434         /*
1435          * Samsung DB-P70 only has three ATA ports exposed and
1436          * curiously the unconnected first port reports link online
1437          * while not responding to SRST protocol causing excessive
1438          * detection delay.
1439          *
1440          * Unfortunately, the system doesn't carry enough DMI
1441          * information to identify the machine but does have subsystem
1442          * vendor and device set.  As it's unclear whether the
1443          * subsystem vendor/device is used only for this specific
1444          * board, the port can't be disabled solely with the
1445          * information; however, turning off SIDPR access works around
1446          * the problem.  Turn it off.
1447          *
1448          * This problem is reported in bnc#441240.
1449          *
1450          * https://bugzilla.novell.com/show_bug.cgi?id=441420
1451          */
1452         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2920 &&
1453             pdev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG &&
1454             pdev->subsystem_device == 0xb049) {
1455                 dev_warn(host->dev,
1456                          "Samsung DB-P70 detected, disabling SIDPR\n");
1457                 return true;
1458         }
1459
1460         return false;
1461 }
1462
1463 static int __devinit piix_init_sidpr(struct ata_host *host)
1464 {
1465         struct pci_dev *pdev = to_pci_dev(host->dev);
1466         struct piix_host_priv *hpriv = host->private_data;
1467         struct ata_link *link0 = &host->ports[0]->link;
1468         u32 scontrol;
1469         int i, rc;
1470
1471         /* check for availability */
1472         for (i = 0; i < 4; i++)
1473                 if (hpriv->map[i] == IDE)
1474                         return 0;
1475
1476         /* is it blacklisted? */
1477         if (piix_no_sidpr(host))
1478                 return 0;
1479
1480         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1481                 return 0;
1482
1483         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1484             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1485                 return 0;
1486
1487         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1488                 return 0;
1489
1490         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1491
1492         /* SCR access via SIDPR doesn't work on some configurations.
1493          * Give it a test drive by inhibiting power save modes which
1494          * we'll do anyway.
1495          */
1496         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1497
1498         /* if IPM is already 3, SCR access is probably working.  Don't
1499          * un-inhibit power save modes as BIOS might have inhibited
1500          * them for a reason.
1501          */
1502         if ((scontrol & 0xf00) != 0x300) {
1503                 scontrol |= 0x300;
1504                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1505                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1506
1507                 if ((scontrol & 0xf00) != 0x300) {
1508                         dev_info(host->dev,
1509                                  "SCR access via SIDPR is available but doesn't work\n");
1510                         return 0;
1511                 }
1512         }
1513
1514         /* okay, SCRs available, set ops and ask libata for slave_link */
1515         for (i = 0; i < 2; i++) {
1516                 struct ata_port *ap = host->ports[i];
1517
1518                 ap->ops = &piix_sidpr_sata_ops;
1519
1520                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1521                         rc = ata_slave_link_init(ap);
1522                         if (rc)
1523                                 return rc;
1524                 }
1525         }
1526
1527         return 0;
1528 }
1529
1530 static void piix_iocfg_bit18_quirk(struct ata_host *host)
1531 {
1532         static const struct dmi_system_id sysids[] = {
1533                 {
1534                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1535                          * isn't used to boot the system which
1536                          * disables the channel.
1537                          */
1538                         .ident = "M570U",
1539                         .matches = {
1540                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1541                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1542                         },
1543                 },
1544
1545                 { }     /* terminate list */
1546         };
1547         struct pci_dev *pdev = to_pci_dev(host->dev);
1548         struct piix_host_priv *hpriv = host->private_data;
1549
1550         if (!dmi_check_system(sysids))
1551                 return;
1552
1553         /* The datasheet says that bit 18 is NOOP but certain systems
1554          * seem to use it to disable a channel.  Clear the bit on the
1555          * affected systems.
1556          */
1557         if (hpriv->saved_iocfg & (1 << 18)) {
1558                 dev_info(&pdev->dev, "applying IOCFG bit18 quirk\n");
1559                 pci_write_config_dword(pdev, PIIX_IOCFG,
1560                                        hpriv->saved_iocfg & ~(1 << 18));
1561         }
1562 }
1563
1564 static bool piix_broken_system_poweroff(struct pci_dev *pdev)
1565 {
1566         static const struct dmi_system_id broken_systems[] = {
1567                 {
1568                         .ident = "HP Compaq 2510p",
1569                         .matches = {
1570                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1571                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq 2510p"),
1572                         },
1573                         /* PCI slot number of the controller */
1574                         .driver_data = (void *)0x1FUL,
1575                 },
1576                 {
1577                         .ident = "HP Compaq nc6000",
1578                         .matches = {
1579                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1580                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq nc6000"),
1581                         },
1582                         /* PCI slot number of the controller */
1583                         .driver_data = (void *)0x1FUL,
1584                 },
1585
1586                 { }     /* terminate list */
1587         };
1588         const struct dmi_system_id *dmi = dmi_first_match(broken_systems);
1589
1590         if (dmi) {
1591                 unsigned long slot = (unsigned long)dmi->driver_data;
1592                 /* apply the quirk only to on-board controllers */
1593                 return slot == PCI_SLOT(pdev->devfn);
1594         }
1595
1596         return false;
1597 }
1598
1599 /**
1600  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1601  *      @pdev: PCI device to register
1602  *      @ent: Entry in piix_pci_tbl matching with @pdev
1603  *
1604  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1605  *      and then hand over control to libata, for it to do the rest.
1606  *
1607  *      LOCKING:
1608  *      Inherited from PCI layer (may sleep).
1609  *
1610  *      RETURNS:
1611  *      Zero on success, or -ERRNO value.
1612  */
1613
1614 static int __devinit piix_init_one(struct pci_dev *pdev,
1615                                    const struct pci_device_id *ent)
1616 {
1617         struct device *dev = &pdev->dev;
1618         struct ata_port_info port_info[2];
1619         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1620         struct scsi_host_template *sht = &piix_sht;
1621         unsigned long port_flags;
1622         struct ata_host *host;
1623         struct piix_host_priv *hpriv;
1624         int rc;
1625
1626         ata_print_version_once(&pdev->dev, DRV_VERSION);
1627
1628         /* no hotplugging support for later devices (FIXME) */
1629         if (!in_module_init && ent->driver_data >= ich5_sata)
1630                 return -ENODEV;
1631
1632         if (piix_broken_system_poweroff(pdev)) {
1633                 piix_port_info[ent->driver_data].flags |=
1634                                 ATA_FLAG_NO_POWEROFF_SPINDOWN |
1635                                         ATA_FLAG_NO_HIBERNATE_SPINDOWN;
1636                 dev_info(&pdev->dev, "quirky BIOS, skipping spindown "
1637                                 "on poweroff and hibernation\n");
1638         }
1639
1640         port_info[0] = piix_port_info[ent->driver_data];
1641         port_info[1] = piix_port_info[ent->driver_data];
1642
1643         port_flags = port_info[0].flags;
1644
1645         /* enable device and prepare host */
1646         rc = pcim_enable_device(pdev);
1647         if (rc)
1648                 return rc;
1649
1650         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1651         if (!hpriv)
1652                 return -ENOMEM;
1653
1654         /* Save IOCFG, this will be used for cable detection, quirk
1655          * detection and restoration on detach.  This is necessary
1656          * because some ACPI implementations mess up cable related
1657          * bits on _STM.  Reported on kernel bz#11879.
1658          */
1659         pci_read_config_dword(pdev, PIIX_IOCFG, &hpriv->saved_iocfg);
1660
1661         /* ICH6R may be driven by either ata_piix or ahci driver
1662          * regardless of BIOS configuration.  Make sure AHCI mode is
1663          * off.
1664          */
1665         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1666                 rc = piix_disable_ahci(pdev);
1667                 if (rc)
1668                         return rc;
1669         }
1670
1671         /* SATA map init can change port_info, do it before prepping host */
1672         if (port_flags & ATA_FLAG_SATA)
1673                 hpriv->map = piix_init_sata_map(pdev, port_info,
1674                                         piix_map_db_table[ent->driver_data]);
1675
1676         rc = ata_pci_bmdma_prepare_host(pdev, ppi, &host);
1677         if (rc)
1678                 return rc;
1679         host->private_data = hpriv;
1680
1681         /* initialize controller */
1682         if (port_flags & ATA_FLAG_SATA) {
1683                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1684                 rc = piix_init_sidpr(host);
1685                 if (rc)
1686                         return rc;
1687                 if (host->ports[0]->ops == &piix_sidpr_sata_ops)
1688                         sht = &piix_sidpr_sht;
1689         }
1690
1691         /* apply IOCFG bit18 quirk */
1692         piix_iocfg_bit18_quirk(host);
1693
1694         /* On ICH5, some BIOSen disable the interrupt using the
1695          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1696          * On ICH6, this bit has the same effect, but only when
1697          * MSI is disabled (and it is disabled, as we don't use
1698          * message-signalled interrupts currently).
1699          */
1700         if (port_flags & PIIX_FLAG_CHECKINTR)
1701                 pci_intx(pdev, 1);
1702
1703         if (piix_check_450nx_errata(pdev)) {
1704                 /* This writes into the master table but it does not
1705                    really matter for this errata as we will apply it to
1706                    all the PIIX devices on the board */
1707                 host->ports[0]->mwdma_mask = 0;
1708                 host->ports[0]->udma_mask = 0;
1709                 host->ports[1]->mwdma_mask = 0;
1710                 host->ports[1]->udma_mask = 0;
1711         }
1712         host->flags |= ATA_HOST_PARALLEL_SCAN;
1713
1714         pci_set_master(pdev);
1715         return ata_pci_sff_activate_host(host, ata_bmdma_interrupt, sht);
1716 }
1717
1718 static void piix_remove_one(struct pci_dev *pdev)
1719 {
1720         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1721         struct piix_host_priv *hpriv = host->private_data;
1722
1723         pci_write_config_dword(pdev, PIIX_IOCFG, hpriv->saved_iocfg);
1724
1725         ata_pci_remove_one(pdev);
1726 }
1727
1728 static int __init piix_init(void)
1729 {
1730         int rc;
1731
1732         DPRINTK("pci_register_driver\n");
1733         rc = pci_register_driver(&piix_pci_driver);
1734         if (rc)
1735                 return rc;
1736
1737         in_module_init = 0;
1738
1739         DPRINTK("done\n");
1740         return 0;
1741 }
1742
1743 static void __exit piix_exit(void)
1744 {
1745         pci_unregister_driver(&piix_pci_driver);
1746 }
1747
1748 module_init(piix_init);
1749 module_exit(piix_exit);