arch/arm/mm/proc-v7.S

   1 /*
   2  *  linux/arch/arm/mm/proc-v7.S
   3  *
   4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  *  This is the "shell" of the ARMv7 processor support.
  11  */
  12 #include <linux/init.h>
  13 #include <linux/linkage.h>
  14 #include <asm/assembler.h>
  15 #include <asm/asm-offsets.h>
  16 #include <asm/hwcap.h>
  17 #include <asm/pgtable-hwdef.h>
  18 #include <asm/pgtable.h>
  19
  20 #include "proc-macros.S"
  21
  22 #define TTB_S           (1 << 1)
  23 #define TTB_RGN_NC      (0 << 3)
  24 #define TTB_RGN_OC_WBWA (1 << 3)
  25 #define TTB_RGN_OC_WT   (2 << 3)
  26 #define TTB_RGN_OC_WB   (3 << 3)
  27 #define TTB_NOS         (1 << 5)
  28 #define TTB_IRGN_NC     ((0 << 0) | (0 << 6))
  29 #define TTB_IRGN_WBWA   ((0 << 0) | (1 << 6))
  30 #define TTB_IRGN_WT     ((1 << 0) | (0 << 6))
  31 #define TTB_IRGN_WB     ((1 << 0) | (1 << 6))
  32
  33 /* PTWs cacheable, inner WB not shareable, outer WB not shareable */
  34 #define TTB_FLAGS_UP    TTB_IRGN_WB|TTB_RGN_OC_WB
  35 #define PMD_FLAGS_UP    PMD_SECT_WB
  36
  37 /* PTWs cacheable, inner WBWA shareable, outer WBWA not shareable */
  38 #define TTB_FLAGS_SMP   TTB_IRGN_WBWA|TTB_S|TTB_NOS|TTB_RGN_OC_WBWA
  39 #define PMD_FLAGS_SMP   PMD_SECT_WBWA|PMD_SECT_S
  40
  41 ENTRY(cpu_v7_proc_init)
  42         mov     pc, lr
  43 ENDPROC(cpu_v7_proc_init)
  44
  45 ENTRY(cpu_v7_proc_fin)
  46         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  47         bic     r0, r0, #0x1000                 @ ...i............
  48         bic     r0, r0, #0x0006                 @ .............ca.
  49         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  50         mov     pc, lr
  51 ENDPROC(cpu_v7_proc_fin)
  52
  53 /*
  54  *      cpu_v7_reset(loc)
  55  *
  56  *      Perform a soft reset of the system.  Put the CPU into the
  57  *      same state as it would be if it had been reset, and branch
  58  *      to what would be the reset vector.
  59  *
  60  *      - loc   - location to jump to for soft reset
  61  *
  62  *      This code must be executed using a flat identity mapping with
  63  *      caches disabled.
  64  */
  65         .align  5
  66         .pushsection    .idmap.text, "ax"
  67 ENTRY(cpu_v7_reset)
  68         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
  69         bic     r1, r1, #0x1                    @ ...............m
  70  THUMB( bic     r1, r1, #1 << 30 )              @ SCTLR.TE (Thumb exceptions)
  71         mcr     p15, 0, r1, c1, c0, 0           @ disable MMU
  72         isb
  73         mov     pc, r0
  74 ENDPROC(cpu_v7_reset)
  75         .popsection
  76
  77 /*
  78  *      cpu_v7_do_idle()
  79  *
  80  *      Idle the processor (eg, wait for interrupt).
  81  *
  82  *      IRQs are already disabled.
  83  */
  84 ENTRY(cpu_v7_do_idle)
  85         dsb                                     @ WFI may enter a low-power mode
  86         wfi
  87         mov     pc, lr
  88 ENDPROC(cpu_v7_do_idle)
  89
  90 ENTRY(cpu_v7_dcache_clean_area)
  91 #ifndef TLB_CAN_READ_FROM_L1_CACHE
  92         dcache_line_size r2, r3
  93 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
  94         add     r0, r0, r2
  95         subs    r1, r1, r2
  96         bhi     1b
  97         dsb
  98 #endif
  99         mov     pc, lr
 100 ENDPROC(cpu_v7_dcache_clean_area)
 101
 102 /*
 103  *      cpu_v7_switch_mm(pgd_phys, tsk)
 104  *
 105  *      Set the translation table base pointer to be pgd_phys
 106  *
 107  *      - pgd_phys - physical address of new TTB
 108  *
 109  *      It is assumed that:
 110  *      - we are not using split page tables
 111  */
 112 ENTRY(cpu_v7_switch_mm)
 113 #ifdef CONFIG_MMU
 114         mov     r2, #0
 115         ldr     r1, [r1, #MM_CONTEXT_ID]        @ get mm->context.id
 116         ALT_SMP(orr     r0, r0, #TTB_FLAGS_SMP)
 117         ALT_UP(orr      r0, r0, #TTB_FLAGS_UP)
 118 #ifdef CONFIG_ARM_ERRATA_430973
 119         mcr     p15, 0, r2, c7, c5, 6           @ flush BTAC/BTB
 120 #endif
 121 #ifdef CONFIG_ARM_ERRATA_754322
 122         dsb
 123 #endif
 124         mcr     p15, 0, r2, c13, c0, 1          @ set reserved context ID
 125         isb
 126 1:      mcr     p15, 0, r0, c2, c0, 0           @ set TTB 0
 127         isb
 128 #ifdef CONFIG_ARM_ERRATA_754322
 129         dsb
 130 #endif
 131         mcr     p15, 0, r1, c13, c0, 1          @ set context ID
 132         isb
 133 #endif
 134         mov     pc, lr
 135 ENDPROC(cpu_v7_switch_mm)
 136
 137 /*
 138  *      cpu_v7_set_pte_ext(ptep, pte)
 139  *
 140  *      Set a level 2 translation table entry.
 141  *
 142  *      - ptep  - pointer to level 2 translation table entry
 143  *                (hardware version is stored at +2048 bytes)
 144  *      - pte   - PTE value to store
 145  *      - ext   - value for extended PTE bits
 146  */
 147 ENTRY(cpu_v7_set_pte_ext)
 148 #ifdef CONFIG_MMU
 149         str     r1, [r0]                        @ linux version
 150
 151         bic     r3, r1, #0x000003f0
 152         bic     r3, r3, #PTE_TYPE_MASK
 153         orr     r3, r3, r2
 154         orr     r3, r3, #PTE_EXT_AP0 | 2
 155
 156         tst     r1, #1 << 4
 157         orrne   r3, r3, #PTE_EXT_TEX(1)
 158
 159         eor     r1, r1, #L_PTE_DIRTY
 160         tst     r1, #L_PTE_RDONLY | L_PTE_DIRTY
 161         orrne   r3, r3, #PTE_EXT_APX
 162
 163         tst     r1, #L_PTE_USER
 164         orrne   r3, r3, #PTE_EXT_AP1
 165 #ifdef CONFIG_CPU_USE_DOMAINS
 166         @ allow kernel read/write access to read-only user pages
 167         tstne   r3, #PTE_EXT_APX
 168         bicne   r3, r3, #PTE_EXT_APX | PTE_EXT_AP0
 169 #endif
 170
 171         tst     r1, #L_PTE_XN
 172         orrne   r3, r3, #PTE_EXT_XN
 173
 174         tst     r1, #L_PTE_YOUNG
 175         tstne   r1, #L_PTE_PRESENT
 176         moveq   r3, #0
 177
 178  ARM(   str     r3, [r0, #2048]! )
 179  THUMB( add     r0, r0, #2048 )
 180  THUMB( str     r3, [r0] )
 181         mcr     p15, 0, r0, c7, c10, 1          @ flush_pte
 182 #endif
 183         mov     pc, lr
 184 ENDPROC(cpu_v7_set_pte_ext)
 185
 186         string  cpu_v7_name, "ARMv7 Processor"
 187         .align
 188
 189         /*
 190          * Memory region attributes with SCTLR.TRE=1
 191          *
 192          *   n = TEX[0],C,B
 193          *   TR = PRRR[2n+1:2n]         - memory type
 194          *   IR = NMRR[2n+1:2n]         - inner cacheable property
 195          *   OR = NMRR[2n+17:2n+16]     - outer cacheable property
 196          *
 197          *                      n       TR      IR      OR
 198          *   UNCACHED           000     00
 199          *   BUFFERABLE         001     10      00      00
 200          *   WRITETHROUGH       010     10      10      10
 201          *   WRITEBACK          011     10      11      11
 202          *   reserved           110
 203          *   WRITEALLOC         111     10      01      01
 204          *   DEV_SHARED         100     01
 205          *   DEV_NONSHARED      100     01
 206          *   DEV_WC             001     10
 207          *   DEV_CACHED         011     10
 208          *
 209          * Other attributes:
 210          *
 211          *   DS0 = PRRR[16] = 0         - device shareable property
 212          *   DS1 = PRRR[17] = 1         - device shareable property
 213          *   NS0 = PRRR[18] = 0         - normal shareable property
 214          *   NS1 = PRRR[19] = 1         - normal shareable property
 215          *   NOS = PRRR[24+n] = 1       - not outer shareable
 216          */
 217 .equ    PRRR,   0xff0a81a8
 218 .equ    NMRR,   0x40e040e0
 219
 220 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
 221 .globl  cpu_v7_suspend_size
 222 .equ    cpu_v7_suspend_size, 4 * 7
 223 #ifdef CONFIG_ARM_CPU_SUSPEND
 224 ENTRY(cpu_v7_do_suspend)
 225         stmfd   sp!, {r4 - r10, lr}
 226         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
 227         mrc     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
 228         stmia   r0!, {r4 - r5}
 229         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
 230         mrc     p15, 0, r7, c2, c0, 1   @ TTB 1
 231         mrc     p15, 0, r8, c1, c0, 0   @ Control register
 232         mrc     p15, 0, r9, c1, c0, 1   @ Auxiliary control register
 233         mrc     p15, 0, r10, c1, c0, 2  @ Co-processor access control
 234         stmia   r0, {r6 - r10}
 235         ldmfd   sp!, {r4 - r10, pc}
 236 ENDPROC(cpu_v7_do_suspend)
 237
 238 ENTRY(cpu_v7_do_resume)
 239         mov     ip, #0
 240         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
 241         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
 242         mcr     p15, 0, ip, c13, c0, 1  @ set reserved context ID
 243         ldmia   r0!, {r4 - r5}
 244         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
 245         mcr     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
 246         ldmia   r0, {r6 - r10}
 247         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
 248         ALT_SMP(orr     r1, r1, #TTB_FLAGS_SMP)
 249         ALT_UP(orr      r1, r1, #TTB_FLAGS_UP)
 250         mcr     p15, 0, r1, c2, c0, 0   @ TTB 0
 251         mcr     p15, 0, r7, c2, c0, 1   @ TTB 1
 252         mcr     p15, 0, ip, c2, c0, 2   @ TTB control register
 253         mrc     p15, 0, r4, c1, c0, 1   @ Read Auxiliary control register
 254         teq     r4, r9                  @ Is it already set?
 255         mcrne   p15, 0, r9, c1, c0, 1   @ No, so write it
 256         mcr     p15, 0, r10, c1, c0, 2  @ Co-processor access control
 257         ldr     r4, =PRRR               @ PRRR
 258         ldr     r5, =NMRR               @ NMRR
 259         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
 260         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
 261         isb
 262         dsb
 263         mov     r0, r8                  @ control register
 264         b       cpu_resume_mmu
 265 ENDPROC(cpu_v7_do_resume)
 266 #endif
 267
 268         __CPUINIT
 269
 270 /*
 271  *      __v7_setup
 272  *
 273  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
 274  *      on.  Return in r0 the new CP15 C1 control register setting.
 275  *
 276  *      This should be able to cover all ARMv7 cores.
 277  *
 278  *      It is assumed that:
 279  *      - cache type register is implemented
 280  */
 281 __v7_ca5mp_setup:
 282 __v7_ca9mp_setup:
 283         mov     r10, #(1 << 0)                  @ TLB ops broadcasting
 284         b       1f
 285 __v7_ca15mp_setup:
 286         mov     r10, #0
 287 1:
 288 #ifdef CONFIG_SMP
 289         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
 290         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
 291         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
 292         orreq   r0, r0, #(1 << 6)               @ Enable SMP/nAMP mode
 293         orreq   r0, r0, r10                     @ Enable CPU-specific SMP bits
 294         mcreq   p15, 0, r0, c1, c0, 1
 295 #endif
 296 __v7_setup:
 297         adr     r12, __v7_setup_stack           @ the local stack
 298         stmia   r12, {r0-r5, r7, r9, r11, lr}
 299         bl      v7_flush_dcache_all
 300         ldmia   r12, {r0-r5, r7, r9, r11, lr}
 301
 302         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
 303         and     r10, r0, #0xff000000            @ ARM?
 304         teq     r10, #0x41000000
 305         bne     3f
 306         and     r5, r0, #0x00f00000             @ variant
 307         and     r6, r0, #0x0000000f             @ revision
 308         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
 309         ubfx    r0, r0, #4, #12                 @ primary part number
 310
 311         /* Cortex-A8 Errata */
 312         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
 313         teq     r0, r10
 314         bne     2f
 315 #ifdef CONFIG_ARM_ERRATA_430973
 316         teq     r5, #0x00100000                 @ only present in r1p*
 317         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 318         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
 319         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 320 #endif
 321 #ifdef CONFIG_ARM_ERRATA_458693
 322         teq     r6, #0x20                       @ only present in r2p0
 323         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
 324         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
 325         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
 326         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
 327 #endif
 328 #ifdef CONFIG_ARM_ERRATA_460075
 329         teq     r6, #0x20                       @ only present in r2p0
 330         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
 331         tsteq   r10, #1 << 22
 332         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
 333         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
 334 #endif
 335         b       3f
 336
 337         /* Cortex-A9 Errata */
 338 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
 339         teq     r0, r10
 340         bne     3f
 341 #ifdef CONFIG_ARM_ERRATA_742230
 342         cmp     r6, #0x22                       @ only present up to r2p2
 343         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 344         orrle   r10, r10, #1 << 4               @ set bit #4
 345         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 346 #endif
 347 #ifdef CONFIG_ARM_ERRATA_742231
 348         teq     r6, #0x20                       @ present in r2p0
 349         teqne   r6, #0x21                       @ present in r2p1
 350         teqne   r6, #0x22                       @ present in r2p2
 351         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 352         orreq   r10, r10, #1 << 12              @ set bit #12
 353         orreq   r10, r10, #1 << 22              @ set bit #22
 354         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 355 #endif
 356 #ifdef CONFIG_ARM_ERRATA_743622
 357         teq     r5, #0x00200000                 @ only present in r2p*
 358         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 359         orreq   r10, r10, #1 << 6               @ set bit #6
 360         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 361 #endif
 362 #if defined(CONFIG_ARM_ERRATA_751472) && defined(CONFIG_SMP)
 363         ALT_SMP(cmp r6, #0x30)                  @ present prior to r3p0
 364         ALT_UP_B(1f)
 365         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
 366         orrlt   r10, r10, #1 << 11              @ set bit #11
 367         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
 368 1:
 369 #endif
 370
 371 3:      mov     r10, #0
 372         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
 373         dsb
 374 #ifdef CONFIG_MMU
 375         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
 376         mcr     p15, 0, r10, c2, c0, 2          @ TTB control register
 377         ALT_SMP(orr     r4, r4, #TTB_FLAGS_SMP)
 378         ALT_UP(orr      r4, r4, #TTB_FLAGS_UP)
 379         ALT_SMP(orr     r8, r8, #TTB_FLAGS_SMP)
 380         ALT_UP(orr      r8, r8, #TTB_FLAGS_UP)
 381         mcr     p15, 0, r8, c2, c0, 1           @ load TTB1
 382         ldr     r5, =PRRR                       @ PRRR
 383         ldr     r6, =NMRR                       @ NMRR
 384         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
 385         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
 386 #endif
 387 #ifndef CONFIG_ARM_THUMBEE
 388         mrc     p15, 0, r0, c0, c1, 0           @ read ID_PFR0 for ThumbEE
 389         and     r0, r0, #(0xf << 12)            @ ThumbEE enabled field
 390         teq     r0, #(1 << 12)                  @ check if ThumbEE is present
 391         bne     1f
 392         mov     r5, #0
 393         mcr     p14, 6, r5, c1, c0, 0           @ Initialize TEEHBR to 0
 394         mrc     p14, 6, r0, c0, c0, 0           @ load TEECR
 395         orr     r0, r0, #1                      @ set the 1st bit in order to
 396         mcr     p14, 6, r0, c0, c0, 0           @ stop userspace TEEHBR access
 397 1:
 398 #endif
 399         adr     r5, v7_crval
 400         ldmia   r5, {r5, r6}
 401 #ifdef CONFIG_CPU_ENDIAN_BE8
 402         orr     r6, r6, #1 << 25                @ big-endian page tables
 403 #endif
 404 #ifdef CONFIG_SWP_EMULATE
 405         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
 406         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
 407 #endif
 408         mrc     p15, 0, r0, c1, c0, 0           @ read control register
 409         bic     r0, r0, r5                      @ clear bits them
 410         orr     r0, r0, r6                      @ set them
 411  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
 412         mov     pc, lr                          @ return to head.S:__ret
 413 ENDPROC(__v7_setup)
 414
 415         /*   AT
 416          *  TFR   EV X F   I D LR    S
 417          * .EEE ..EE PUI. .T.T 4RVI ZWRS BLDP WCAM
 418          * rxxx rrxx xxx0 0101 xxxx xxxx x111 xxxx < forced
 419          *    1    0 110       0011 1100 .111 1101 < we want
 420          */
 421         .type   v7_crval, #object
 422 v7_crval:
 423         crval   clear=0x0120c302, mmuset=0x10c03c7d, ucset=0x00c01c7c
 424
 425 __v7_setup_stack:
 426         .space  4 * 11                          @ 11 registers
 427
 428         __INITDATA
 429
 430         @ define struct processor (see <asm/proc-fns.h> and proc-macros.S)
 431         define_processor_functions v7, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
 432
 433         .section ".rodata"
 434
 435         string  cpu_arch_name, "armv7"
 436         string  cpu_elf_name, "v7"
 437         .align
 438
 439         .section ".proc.info.init", #alloc, #execinstr
 440
 441         /*
 442          * Standard v7 proc info content
 443          */
 444 .macro __v7_proc initfunc, mm_mmuflags = 0, io_mmuflags = 0, hwcaps = 0
 445         ALT_SMP(.long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
 446                         PMD_FLAGS_SMP | \mm_mmuflags)
 447         ALT_UP(.long    PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
 448                         PMD_FLAGS_UP | \mm_mmuflags)
 449         .long   PMD_TYPE_SECT | PMD_SECT_XN | PMD_SECT_AP_WRITE | \
 450                 PMD_SECT_AP_READ | \io_mmuflags
 451         W(b)    \initfunc
 452         .long   cpu_arch_name
 453         .long   cpu_elf_name
 454         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB | HWCAP_FAST_MULT | \
 455                 HWCAP_EDSP | HWCAP_TLS | \hwcaps
 456         .long   cpu_v7_name
 457         .long   v7_processor_functions
 458         .long   v7wbi_tlb_fns
 459         .long   v6_user_fns
 460         .long   v7_cache_fns
 461 .endm
 462
 463         /*
 464          * ARM Ltd. Cortex A5 processor.
 465          */
 466         .type   __v7_ca5mp_proc_info, #object
 467 __v7_ca5mp_proc_info:
 468         .long   0x410fc050
 469         .long   0xff0ffff0
 470         __v7_proc __v7_ca5mp_setup
 471         .size   __v7_ca5mp_proc_info, . - __v7_ca5mp_proc_info
 472
 473         /*
 474          * ARM Ltd. Cortex A9 processor.
 475          */
 476         .type   __v7_ca9mp_proc_info, #object
 477 __v7_ca9mp_proc_info:
 478         .long   0x410fc090
 479         .long   0xff0ffff0
 480         __v7_proc __v7_ca9mp_setup
 481         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
 482
 483         /*
 484          * ARM Ltd. Cortex A15 processor.
 485          */
 486         .type   __v7_ca15mp_proc_info, #object
 487 __v7_ca15mp_proc_info:
 488         .long   0x410fc0f0
 489         .long   0xff0ffff0
 490         __v7_proc __v7_ca15mp_setup, hwcaps = HWCAP_IDIV
 491         .size   __v7_ca15mp_proc_info, . - __v7_ca15mp_proc_info
 492
 493         /*
 494          * Match any ARMv7 processor core.
 495          */
 496         .type   __v7_proc_info, #object
 497 __v7_proc_info:
 498         .long   0x000f0000              @ Required ID value
 499         .long   0x000f0000              @ Mask for ID
 500         __v7_proc __v7_setup
 501         .size   __v7_proc_info, . - __v7_proc_info