drivers/usb/host/xhci.h

   1 /*
   2  * xHCI host controller driver
   3  *
   4  * Copyright (C) 2008 Intel Corp.
   5  *
   6  * Author: Sarah Sharp
   7  * Some code borrowed from the Linux EHCI driver.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  15  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  16  * for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software Foundation,
  20  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 #ifndef __LINUX_XHCI_HCD_H
  24 #define __LINUX_XHCI_HCD_H
  25
  26 #include <linux/usb.h>
  27 #include <linux/timer.h>
  28 #include <linux/kernel.h>
  29 #include <linux/usb/hcd.h>
  30
  31 /* Code sharing between pci-quirks and xhci hcd */
  32 #include        "xhci-ext-caps.h"
  33
  34 /* xHCI PCI Configuration Registers */
  35 #define XHCI_SBRN_OFFSET        (0x60)
  36
  37 /* Max number of USB devices for any host controller - limit in section 6.1 */
  38 #define MAX_HC_SLOTS            256
  39 /* Section 5.3.3 - MaxPorts */
  40 #define MAX_HC_PORTS            127
  41
  42 /*
  43  * xHCI register interface.
  44  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  45  * Revision 0.95 specification
  46  */
  47
  48 /**
  49  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  50  * @hc_capbase:         length of the capabilities register and HC version number
  51  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  52  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  53  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  54  * @hcc_params:         HCCPARAMS - Capability Parameters
  55  * @db_off:             DBOFF - Doorbell array offset
  56  * @run_regs_off:       RTSOFF - Runtime register space offset
  57  */
  58 struct xhci_cap_regs {
  59         u32     hc_capbase;
  60         u32     hcs_params1;
  61         u32     hcs_params2;
  62         u32     hcs_params3;
  63         u32     hcc_params;
  64         u32     db_off;
  65         u32     run_regs_off;
  66         /* Reserved up to (CAPLENGTH - 0x1C) */
  67 };
  68
  69 /* hc_capbase bitmasks */
  70 /* bits 7:0 - how long is the Capabilities register */
  71 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  72 /* bits 31:16   */
  73 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  74
  75 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  76 /* bits 0:7, Max Device Slots */
  77 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  78 #define HCS_SLOTS_MASK          0xff
  79 /* bits 8:18, Max Interrupters */
  80 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  81 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  82 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  83
  84 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  85 /* bits 0:3, frames or uframes that SW needs to queue transactions
  86  * ahead of the HW to meet periodic deadlines */
  87 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  88 /* bits 4:7, max number of Event Ring segments */
  89 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  90 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  91 /* bits 27:31 number of Scratchpad buffers SW must allocate for the HW */
  92 #define HCS_MAX_SCRATCHPAD(p)   (((p) >> 27) & 0x1f)
  93
  94 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  95 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  96 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  97 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
  98 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
  99
 100 /* HCCPARAMS - hcc_params - bitmasks */
 101 /* true: HC can use 64-bit address pointers */
 102 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 103 /* true: HC can do bandwidth negotiation */
 104 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 105 /* true: HC uses 64-byte Device Context structures
 106  * FIXME 64-byte context structures aren't supported yet.
 107  */
 108 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 109 /* true: HC has port power switches */
 110 #define HCC_PPC(p)              ((p) & (1 << 3))
 111 /* true: HC has port indicators */
 112 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 113 /* true: HC has Light HC Reset Capability */
 114 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 115 /* true: HC supports latency tolerance messaging */
 116 #define HCC_LTC(p)              ((p) & (1 << 6))
 117 /* true: no secondary Stream ID Support */
 118 #define HCC_NSS(p)              ((p) & (1 << 7))
 119 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 120 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 121 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 122 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 123
 124 /* db_off bitmask - bits 0:1 reserved */
 125 #define DBOFF_MASK      (~0x3)
 126
 127 /* run_regs_off bitmask - bits 0:4 reserved */
 128 #define RTSOFF_MASK     (~0x1f)
 129
 130
 131 /* Number of registers per port */
 132 #define NUM_PORT_REGS   4
 133
 134 /**
 135  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 136  * @command:            USBCMD - xHC command register
 137  * @status:             USBSTS - xHC status register
 138  * @page_size:          This indicates the page size that the host controller
 139  *                      supports.  If bit n is set, the HC supports a page size
 140  *                      of 2^(n+12), up to a 128MB page size.
 141  *                      4K is the minimum page size.
 142  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 143  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 144  * @config_reg:         CONFIG - Configure Register
 145  * @port_status_base:   PORTSCn - base address for Port Status and Control
 146  *                      Each port has a Port Status and Control register,
 147  *                      followed by a Port Power Management Status and Control
 148  *                      register, a Port Link Info register, and a reserved
 149  *                      register.
 150  * @port_power_base:    PORTPMSCn - base address for
 151  *                      Port Power Management Status and Control
 152  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 153  *                      Link PM state and control) for USB 2.1 and USB 3.0
 154  *                      devices.
 155  */
 156 struct xhci_op_regs {
 157         u32     command;
 158         u32     status;
 159         u32     page_size;
 160         u32     reserved1;
 161         u32     reserved2;
 162         u32     dev_notification;
 163         u64     cmd_ring;
 164         /* rsvd: offset 0x20-2F */
 165         u32     reserved3[4];
 166         u64     dcbaa_ptr;
 167         u32     config_reg;
 168         /* rsvd: offset 0x3C-3FF */
 169         u32     reserved4[241];
 170         /* port 1 registers, which serve as a base address for other ports */
 171         u32     port_status_base;
 172         u32     port_power_base;
 173         u32     port_link_base;
 174         u32     reserved5;
 175         /* registers for ports 2-255 */
 176         u32     reserved6[NUM_PORT_REGS*254];
 177 };
 178
 179 /* USBCMD - USB command - command bitmasks */
 180 /* start/stop HC execution - do not write unless HC is halted*/
 181 #define CMD_RUN         XHCI_CMD_RUN
 182 /* Reset HC - resets internal HC state machine and all registers (except
 183  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 184  * The xHCI driver must reinitialize the xHC after setting this bit.
 185  */
 186 #define CMD_RESET       (1 << 1)
 187 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 188 #define CMD_EIE         XHCI_CMD_EIE
 189 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 190 #define CMD_HSEIE       XHCI_CMD_HSEIE
 191 /* bits 4:6 are reserved (and should be preserved on writes). */
 192 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 193 #define CMD_LRESET      (1 << 7)
 194 /* host controller save/restore state. */
 195 #define CMD_CSS         (1 << 8)
 196 #define CMD_CRS         (1 << 9)
 197 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 198 #define CMD_EWE         XHCI_CMD_EWE
 199 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 200  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 201  * '0' means the xHC can power it off if all ports are in the disconnect,
 202  * disabled, or powered-off state.
 203  */
 204 #define CMD_PM_INDEX    (1 << 11)
 205 /* bits 12:31 are reserved (and should be preserved on writes). */
 206
 207 /* USBSTS - USB status - status bitmasks */
 208 /* HC not running - set to 1 when run/stop bit is cleared. */
 209 #define STS_HALT        XHCI_STS_HALT
 210 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 211 #define STS_FATAL       (1 << 2)
 212 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 213 #define STS_EINT        (1 << 3)
 214 /* port change detect */
 215 #define STS_PORT        (1 << 4)
 216 /* bits 5:7 reserved and zeroed */
 217 /* save state status - '1' means xHC is saving state */
 218 #define STS_SAVE        (1 << 8)
 219 /* restore state status - '1' means xHC is restoring state */
 220 #define STS_RESTORE     (1 << 9)
 221 /* true: save or restore error */
 222 #define STS_SRE         (1 << 10)
 223 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 224 #define STS_CNR         XHCI_STS_CNR
 225 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 226 #define STS_HCE         (1 << 12)
 227 /* bits 13:31 reserved and should be preserved */
 228
 229 /*
 230  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 231  * Generate a device notification event when the HC sees a transaction with a
 232  * notification type that matches a bit set in this bit field.
 233  */
 234 #define DEV_NOTE_MASK           (0xffff)
 235 #define ENABLE_DEV_NOTE(x)      (1 << x)
 236 /* Most of the device notification types should only be used for debug.
 237  * SW does need to pay attention to function wake notifications.
 238  */
 239 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 240
 241 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 242 /* bit 0 is the command ring cycle state */
 243 /* stop ring operation after completion of the currently executing command */
 244 #define CMD_RING_PAUSE          (1 << 1)
 245 /* stop ring immediately - abort the currently executing command */
 246 #define CMD_RING_ABORT          (1 << 2)
 247 /* true: command ring is running */
 248 #define CMD_RING_RUNNING        (1 << 3)
 249 /* bits 4:5 reserved and should be preserved */
 250 /* Command Ring pointer - bit mask for the lower 32 bits. */
 251 #define CMD_RING_RSVD_BITS      (0x3f)
 252
 253 /* CONFIG - Configure Register - config_reg bitmasks */
 254 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 255 #define MAX_DEVS(p)     ((p) & 0xff)
 256 /* bits 8:31 - reserved and should be preserved */
 257
 258 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 259 /* true: device connected */
 260 #define PORT_CONNECT    (1 << 0)
 261 /* true: port enabled */
 262 #define PORT_PE         (1 << 1)
 263 /* bit 2 reserved and zeroed */
 264 /* true: port has an over-current condition */
 265 #define PORT_OC         (1 << 3)
 266 /* true: port reset signaling asserted */
 267 #define PORT_RESET      (1 << 4)
 268 /* Port Link State - bits 5:8
 269  * A read gives the current link PM state of the port,
 270  * a write with Link State Write Strobe set sets the link state.
 271  */
 272 #define PORT_PLS_MASK   (0xf << 5)
 273 #define XDEV_U0         (0x0 << 5)
 274 #define XDEV_U3         (0x3 << 5)
 275 #define XDEV_RESUME     (0xf << 5)
 276 /* true: port has power (see HCC_PPC) */
 277 #define PORT_POWER      (1 << 9)
 278 /* bits 10:13 indicate device speed:
 279  * 0 - undefined speed - port hasn't be initialized by a reset yet
 280  * 1 - full speed
 281  * 2 - low speed
 282  * 3 - high speed
 283  * 4 - super speed
 284  * 5-15 reserved
 285  */
 286 #define DEV_SPEED_MASK          (0xf << 10)
 287 #define XDEV_FS                 (0x1 << 10)
 288 #define XDEV_LS                 (0x2 << 10)
 289 #define XDEV_HS                 (0x3 << 10)
 290 #define XDEV_SS                 (0x4 << 10)
 291 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 292 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 293 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 294 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 295 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 296 /* Bits 20:23 in the Slot Context are the speed for the device */
 297 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 298 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 299 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 300 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 301 /* Port Indicator Control */
 302 #define PORT_LED_OFF    (0 << 14)
 303 #define PORT_LED_AMBER  (1 << 14)
 304 #define PORT_LED_GREEN  (2 << 14)
 305 #define PORT_LED_MASK   (3 << 14)
 306 /* Port Link State Write Strobe - set this when changing link state */
 307 #define PORT_LINK_STROBE        (1 << 16)
 308 /* true: connect status change */
 309 #define PORT_CSC        (1 << 17)
 310 /* true: port enable change */
 311 #define PORT_PEC        (1 << 18)
 312 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 313  * into an enabled state, and the device into the default state.  A "warm" reset
 314  * also resets the link, forcing the device through the link training sequence.
 315  * SW can also look at the Port Reset register to see when warm reset is done.
 316  */
 317 #define PORT_WRC        (1 << 19)
 318 /* true: over-current change */
 319 #define PORT_OCC        (1 << 20)
 320 /* true: reset change - 1 to 0 transition of PORT_RESET */
 321 #define PORT_RC         (1 << 21)
 322 /* port link status change - set on some port link state transitions:
 323  *  Transition                          Reason
 324  *  ------------------------------------------------------------------------------
 325  *  - U3 to Resume                      Wakeup signaling from a device
 326  *  - Resume to Recovery to U0          USB 3.0 device resume
 327  *  - Resume to U0                      USB 2.0 device resume
 328  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 329  *  - U3 to U0                          Software resume of USB 2.0 device complete
 330  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 331  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 332  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 333  *  - Any state to inactive             Error on USB 3.0 port
 334  */
 335 #define PORT_PLC        (1 << 22)
 336 /* port configure error change - port failed to configure its link partner */
 337 #define PORT_CEC        (1 << 23)
 338 /* bit 24 reserved */
 339 /* wake on connect (enable) */
 340 #define PORT_WKCONN_E   (1 << 25)
 341 /* wake on disconnect (enable) */
 342 #define PORT_WKDISC_E   (1 << 26)
 343 /* wake on over-current (enable) */
 344 #define PORT_WKOC_E     (1 << 27)
 345 /* bits 28:29 reserved */
 346 /* true: device is removable - for USB 3.0 roothub emulation */
 347 #define PORT_DEV_REMOVE (1 << 30)
 348 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 349 #define PORT_WR         (1 << 31)
 350
 351 /* Port Power Management Status and Control - port_power_base bitmasks */
 352 /* Inactivity timer value for transitions into U1, in microseconds.
 353  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 354  */
 355 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 356 /* Inactivity timer value for transitions into U2 */
 357 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 358 /* Bits 24:31 for port testing */
 359
 360 /* USB2 Protocol PORTSPMSC */
 361 #define PORT_RWE        (1 << 0x3)
 362
 363 /**
 364  * struct xhci_intr_reg - Interrupt Register Set
 365  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 366  *                      interrupts and check for pending interrupts.
 367  * @irq_control:        IMOD - Interrupt Moderation Register.
 368  *                      Used to throttle interrupts.
 369  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 370  * @erst_base:          ERST base address.
 371  * @erst_dequeue:       Event ring dequeue pointer.
 372  *
 373  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 374  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 375  * multiple segments of the same size.  The HC places events on the ring and
 376  * "updates the Cycle bit in the TRBs to indicate to software the current
 377  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 378  * updates the dequeue pointer.
 379  */
 380 struct xhci_intr_reg {
 381         u32     irq_pending;
 382         u32     irq_control;
 383         u32     erst_size;
 384         u32     rsvd;
 385         u64     erst_base;
 386         u64     erst_dequeue;
 387 };
 388
 389 /* irq_pending bitmasks */
 390 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 391 /* bits 2:31 need to be preserved */
 392 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 393 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 394 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 395 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 396
 397 /* irq_control bitmasks */
 398 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 399  * between interrupts will be longer if there are no events on the event ring.
 400  * Default is 4000 (1 ms).
 401  */
 402 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 403 /* Counter used to count down the time to the next interrupt - HW use only */
 404 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 405
 406 /* erst_size bitmasks */
 407 /* Preserve bits 16:31 of erst_size */
 408 #define ERST_SIZE_MASK          (0xffff << 16)
 409
 410 /* erst_dequeue bitmasks */
 411 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 412  * where the current dequeue pointer lies.  This is an optional HW hint.
 413  */
 414 #define ERST_DESI_MASK          (0x7)
 415 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 416  * a work queue (or delayed service routine)?
 417  */
 418 #define ERST_EHB                (1 << 3)
 419 #define ERST_PTR_MASK           (0xf)
 420
 421 /**
 422  * struct xhci_run_regs
 423  * @microframe_index:
 424  *              MFINDEX - current microframe number
 425  *
 426  * Section 5.5 Host Controller Runtime Registers:
 427  * "Software should read and write these registers using only Dword (32 bit)
 428  * or larger accesses"
 429  */
 430 struct xhci_run_regs {
 431         u32                     microframe_index;
 432         u32                     rsvd[7];
 433         struct xhci_intr_reg    ir_set[128];
 434 };
 435
 436 /**
 437  * struct doorbell_array
 438  *
 439  * Bits  0 -  7: Endpoint target
 440  * Bits  8 - 15: RsvdZ
 441  * Bits 16 - 31: Stream ID
 442  *
 443  * Section 5.6
 444  */
 445 struct xhci_doorbell_array {
 446         u32     doorbell[256];
 447 };
 448
 449 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 450 #define DB_VALUE_HOST           0x00000000
 451
 452 /**
 453  * struct xhci_protocol_caps
 454  * @revision:           major revision, minor revision, capability ID,
 455  *                      and next capability pointer.
 456  * @name_string:        Four ASCII characters to say which spec this xHC
 457  *                      follows, typically "USB ".
 458  * @port_info:          Port offset, count, and protocol-defined information.
 459  */
 460 struct xhci_protocol_caps {
 461         u32     revision;
 462         u32     name_string;
 463         u32     port_info;
 464 };
 465
 466 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 467 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 468 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 469
 470 /**
 471  * struct xhci_container_ctx
 472  * @type: Type of context.  Used to calculated offsets to contained contexts.
 473  * @size: Size of the context data
 474  * @bytes: The raw context data given to HW
 475  * @dma: dma address of the bytes
 476  *
 477  * Represents either a Device or Input context.  Holds a pointer to the raw
 478  * memory used for the context (bytes) and dma address of it (dma).
 479  */
 480 struct xhci_container_ctx {
 481         unsigned type;
 482 #define XHCI_CTX_TYPE_DEVICE  0x1
 483 #define XHCI_CTX_TYPE_INPUT   0x2
 484
 485         int size;
 486
 487         u8 *bytes;
 488         dma_addr_t dma;
 489 };
 490
 491 /**
 492  * struct xhci_slot_ctx
 493  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 494  * @dev_info2:  Max exit latency for device number, root hub port number
 495  * @tt_info:    tt_info is used to construct split transaction tokens
 496  * @dev_state:  slot state and device address
 497  *
 498  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 499  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 500  * reserved at the end of the slot context for HC internal use.
 501  */
 502 struct xhci_slot_ctx {
 503         u32     dev_info;
 504         u32     dev_info2;
 505         u32     tt_info;
 506         u32     dev_state;
 507         /* offset 0x10 to 0x1f reserved for HC internal use */
 508         u32     reserved[4];
 509 };
 510
 511 /* dev_info bitmasks */
 512 /* Route String - 0:19 */
 513 #define ROUTE_STRING_MASK       (0xfffff)
 514 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 515 #define DEV_SPEED       (0xf << 20)
 516 /* bit 24 reserved */
 517 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 518 #define DEV_MTT         (0x1 << 25)
 519 /* Set if the device is a hub - bit 26 */
 520 #define DEV_HUB         (0x1 << 26)
 521 /* Index of the last valid endpoint context in this device context - 27:31 */
 522 #define LAST_CTX_MASK   (0x1f << 27)
 523 #define LAST_CTX(p)     ((p) << 27)
 524 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 525 #define SLOT_FLAG       (1 << 0)
 526 #define EP0_FLAG        (1 << 1)
 527
 528 /* dev_info2 bitmasks */
 529 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 530 #define MAX_EXIT        (0xffff)
 531 /* Root hub port number that is needed to access the USB device */
 532 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 533 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 534 /* Maximum number of ports under a hub device */
 535 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 536
 537 /* tt_info bitmasks */
 538 /*
 539  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 540  * The Slot ID of the hub that isolates the high speed signaling from
 541  * this low or full-speed device.  '0' if attached to root hub port.
 542  */
 543 #define TT_SLOT         (0xff)
 544 /*
 545  * The number of the downstream facing port of the high-speed hub
 546  * '0' if the device is not low or full speed.
 547  */
 548 #define TT_PORT         (0xff << 8)
 549 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 550
 551 /* dev_state bitmasks */
 552 /* USB device address - assigned by the HC */
 553 #define DEV_ADDR_MASK   (0xff)
 554 /* bits 8:26 reserved */
 555 /* Slot state */
 556 #define SLOT_STATE      (0x1f << 27)
 557 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 558
 559 #define SLOT_STATE_DISABLED     0
 560 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 561 #define SLOT_STATE_DEFAULT      1
 562 #define SLOT_STATE_ADDRESSED    2
 563 #define SLOT_STATE_CONFIGURED   3
 564
 565 /**
 566  * struct xhci_ep_ctx
 567  * @ep_info:    endpoint state, streams, mult, and interval information.
 568  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 569  *              error count, and whether the HC will force an event for all
 570  *              transactions.
 571  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 572  *              defines one stream, this points to the endpoint transfer ring.
 573  *              Otherwise, it points to a stream context array, which has a
 574  *              ring pointer for each flow.
 575  * @tx_info:
 576  *              Average TRB lengths for the endpoint ring and
 577  *              max payload within an Endpoint Service Interval Time (ESIT).
 578  *
 579  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 580  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 581  * reserved at the end of the endpoint context for HC internal use.
 582  */
 583 struct xhci_ep_ctx {
 584         u32     ep_info;
 585         u32     ep_info2;
 586         u64     deq;
 587         u32     tx_info;
 588         /* offset 0x14 - 0x1f reserved for HC internal use */
 589         u32     reserved[3];
 590 };
 591
 592 /* ep_info bitmasks */
 593 /*
 594  * Endpoint State - bits 0:2
 595  * 0 - disabled
 596  * 1 - running
 597  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 598  * 3 - stopped
 599  * 4 - TRB error
 600  * 5-7 - reserved
 601  */
 602 #define EP_STATE_MASK           (0xf)
 603 #define EP_STATE_DISABLED       0
 604 #define EP_STATE_RUNNING        1
 605 #define EP_STATE_HALTED         2
 606 #define EP_STATE_STOPPED        3
 607 #define EP_STATE_ERROR          4
 608 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 609 #define EP_MULT(p)              ((p & 0x3) << 8)
 610 /* bits 10:14 are Max Primary Streams */
 611 /* bit 15 is Linear Stream Array */
 612 /* Interval - period between requests to an endpoint - 125u increments. */
 613 #define EP_INTERVAL(p)          ((p & 0xff) << 16)
 614 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 615 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 616 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 617 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 618 #define EP_HAS_LSA              (1 << 15)
 619
 620 /* ep_info2 bitmasks */
 621 /*
 622  * Force Event - generate transfer events for all TRBs for this endpoint
 623  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 624  */
 625 #define FORCE_EVENT     (0x1)
 626 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 627 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 628 #define EP_TYPE(p)      ((p) << 3)
 629 #define ISOC_OUT_EP     1
 630 #define BULK_OUT_EP     2
 631 #define INT_OUT_EP      3
 632 #define CTRL_EP         4
 633 #define ISOC_IN_EP      5
 634 #define BULK_IN_EP      6
 635 #define INT_IN_EP       7
 636 /* bit 6 reserved */
 637 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 638 #define MAX_BURST(p)    (((p)&0xff) << 8)
 639 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 640 #define MAX_PACKET_MASK         (0xffff << 16)
 641 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 642
 643 /* Get max packet size from ep desc. Bit 10..0 specify the max packet size.
 644  * USB2.0 spec 9.6.6.
 645  */
 646 #define GET_MAX_PACKET(p)       ((p) & 0x7ff)
 647
 648 /* tx_info bitmasks */
 649 #define AVG_TRB_LENGTH_FOR_EP(p)        ((p) & 0xffff)
 650 #define MAX_ESIT_PAYLOAD_FOR_EP(p)      (((p) & 0xffff) << 16)
 651
 652 /* deq bitmasks */
 653 #define EP_CTX_CYCLE_MASK               (1 << 0)
 654
 655
 656 /**
 657  * struct xhci_input_control_context
 658  * Input control context; see section 6.2.5.
 659  *
 660  * @drop_context:       set the bit of the endpoint context you want to disable
 661  * @add_context:        set the bit of the endpoint context you want to enable
 662  */
 663 struct xhci_input_control_ctx {
 664         u32     drop_flags;
 665         u32     add_flags;
 666         u32     rsvd2[6];
 667 };
 668
 669 /* Represents everything that is needed to issue a command on the command ring.
 670  * It's useful to pre-allocate these for commands that cannot fail due to
 671  * out-of-memory errors, like freeing streams.
 672  */
 673 struct xhci_command {
 674         /* Input context for changing device state */
 675         struct xhci_container_ctx       *in_ctx;
 676         u32                             status;
 677         /* If completion is null, no one is waiting on this command
 678          * and the structure can be freed after the command completes.
 679          */
 680         struct completion               *completion;
 681         union xhci_trb                  *command_trb;
 682         struct list_head                cmd_list;
 683 };
 684
 685 /* drop context bitmasks */
 686 #define DROP_EP(x)      (0x1 << x)
 687 /* add context bitmasks */
 688 #define ADD_EP(x)       (0x1 << x)
 689
 690 struct xhci_stream_ctx {
 691         /* 64-bit stream ring address, cycle state, and stream type */
 692         u64     stream_ring;
 693         /* offset 0x14 - 0x1f reserved for HC internal use */
 694         u32     reserved[2];
 695 };
 696
 697 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 698 #define SCT_FOR_CTX(p)          (((p) << 1) & 0x7)
 699 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 700 #define SCT_SEC_TR              0
 701 /* Primary stream array type, dequeue pointer is to a transfer ring */
 702 #define SCT_PRI_TR              1
 703 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 704 #define SCT_SSA_8               2
 705 #define SCT_SSA_16              3
 706 #define SCT_SSA_32              4
 707 #define SCT_SSA_64              5
 708 #define SCT_SSA_128             6
 709 #define SCT_SSA_256             7
 710
 711 /* Assume no secondary streams for now */
 712 struct xhci_stream_info {
 713         struct xhci_ring                **stream_rings;
 714         /* Number of streams, including stream 0 (which drivers can't use) */
 715         unsigned int                    num_streams;
 716         /* The stream context array may be bigger than
 717          * the number of streams the driver asked for
 718          */
 719         struct xhci_stream_ctx          *stream_ctx_array;
 720         unsigned int                    num_stream_ctxs;
 721         dma_addr_t                      ctx_array_dma;
 722         /* For mapping physical TRB addresses to segments in stream rings */
 723         struct radix_tree_root          trb_address_map;
 724         struct xhci_command             *free_streams_command;
 725 };
 726
 727 #define SMALL_STREAM_ARRAY_SIZE         256
 728 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 729
 730 struct xhci_virt_ep {
 731         struct xhci_ring                *ring;
 732         /* Related to endpoints that are configured to use stream IDs only */
 733         struct xhci_stream_info         *stream_info;
 734         /* Temporary storage in case the configure endpoint command fails and we
 735          * have to restore the device state to the previous state
 736          */
 737         struct xhci_ring                *new_ring;
 738         unsigned int                    ep_state;
 739 #define SET_DEQ_PENDING         (1 << 0)
 740 #define EP_HALTED               (1 << 1)        /* For stall handling */
 741 #define EP_HALT_PENDING         (1 << 2)        /* For URB cancellation */
 742 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 743 #define EP_GETTING_STREAMS      (1 << 3)
 744 #define EP_HAS_STREAMS          (1 << 4)
 745 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 746 #define EP_GETTING_NO_STREAMS   (1 << 5)
 747         /* ----  Related to URB cancellation ---- */
 748         struct list_head        cancelled_td_list;
 749         /* The TRB that was last reported in a stopped endpoint ring */
 750         union xhci_trb          *stopped_trb;
 751         struct xhci_td          *stopped_td;
 752         unsigned int            stopped_stream;
 753         /* Watchdog timer for stop endpoint command to cancel URBs */
 754         struct timer_list       stop_cmd_timer;
 755         int                     stop_cmds_pending;
 756         struct xhci_hcd         *xhci;
 757         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 758          * command.  We'll need to update the ring's dequeue segment and dequeue
 759          * pointer after the command completes.
 760          */
 761         struct xhci_segment     *queued_deq_seg;
 762         union xhci_trb          *queued_deq_ptr;
 763         /*
 764          * Sometimes the xHC can not process isochronous endpoint ring quickly
 765          * enough, and it will miss some isoc tds on the ring and generate
 766          * a Missed Service Error Event.
 767          * Set skip flag when receive a Missed Service Error Event and
 768          * process the missed tds on the endpoint ring.
 769          */
 770         bool                    skip;
 771 };
 772
 773 struct xhci_virt_device {
 774         struct usb_device               *udev;
 775         /*
 776          * Commands to the hardware are passed an "input context" that
 777          * tells the hardware what to change in its data structures.
 778          * The hardware will return changes in an "output context" that
 779          * software must allocate for the hardware.  We need to keep
 780          * track of input and output contexts separately because
 781          * these commands might fail and we don't trust the hardware.
 782          */
 783         struct xhci_container_ctx       *out_ctx;
 784         /* Used for addressing devices and configuration changes */
 785         struct xhci_container_ctx       *in_ctx;
 786         /* Rings saved to ensure old alt settings can be re-instated */
 787         struct xhci_ring                **ring_cache;
 788         int                             num_rings_cached;
 789         /* Store xHC assigned device address */
 790         int                             address;
 791 #define XHCI_MAX_RINGS_CACHED   31
 792         struct xhci_virt_ep             eps[31];
 793         struct completion               cmd_completion;
 794         /* Status of the last command issued for this device */
 795         u32                             cmd_status;
 796         struct list_head                cmd_list;
 797         u8                              port;
 798 };
 799
 800
 801 /**
 802  * struct xhci_device_context_array
 803  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
 804  */
 805 struct xhci_device_context_array {
 806         /* 64-bit device addresses; we only write 32-bit addresses */
 807         u64                     dev_context_ptrs[MAX_HC_SLOTS];
 808         /* private xHCD pointers */
 809         dma_addr_t      dma;
 810 };
 811 /* TODO: write function to set the 64-bit device DMA address */
 812 /*
 813  * TODO: change this to be dynamically sized at HC mem init time since the HC
 814  * might not be able to handle the maximum number of devices possible.
 815  */
 816
 817
 818 struct xhci_transfer_event {
 819         /* 64-bit buffer address, or immediate data */
 820         u64     buffer;
 821         u32     transfer_len;
 822         /* This field is interpreted differently based on the type of TRB */
 823         u32     flags;
 824 };
 825
 826 /** Transfer Event bit fields **/
 827 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
 828
 829 /* Completion Code - only applicable for some types of TRBs */
 830 #define COMP_CODE_MASK          (0xff << 24)
 831 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
 832 #define COMP_SUCCESS    1
 833 /* Data Buffer Error */
 834 #define COMP_DB_ERR     2
 835 /* Babble Detected Error */
 836 #define COMP_BABBLE     3
 837 /* USB Transaction Error */
 838 #define COMP_TX_ERR     4
 839 /* TRB Error - some TRB field is invalid */
 840 #define COMP_TRB_ERR    5
 841 /* Stall Error - USB device is stalled */
 842 #define COMP_STALL      6
 843 /* Resource Error - HC doesn't have memory for that device configuration */
 844 #define COMP_ENOMEM     7
 845 /* Bandwidth Error - not enough room in schedule for this dev config */
 846 #define COMP_BW_ERR     8
 847 /* No Slots Available Error - HC ran out of device slots */
 848 #define COMP_ENOSLOTS   9
 849 /* Invalid Stream Type Error */
 850 #define COMP_STREAM_ERR 10
 851 /* Slot Not Enabled Error - doorbell rung for disabled device slot */
 852 #define COMP_EBADSLT    11
 853 /* Endpoint Not Enabled Error */
 854 #define COMP_EBADEP     12
 855 /* Short Packet */
 856 #define COMP_SHORT_TX   13
 857 /* Ring Underrun - doorbell rung for an empty isoc OUT ep ring */
 858 #define COMP_UNDERRUN   14
 859 /* Ring Overrun - isoc IN ep ring is empty when ep is scheduled to RX */
 860 #define COMP_OVERRUN    15
 861 /* Virtual Function Event Ring Full Error */
 862 #define COMP_VF_FULL    16
 863 /* Parameter Error - Context parameter is invalid */
 864 #define COMP_EINVAL     17
 865 /* Bandwidth Overrun Error - isoc ep exceeded its allocated bandwidth */
 866 #define COMP_BW_OVER    18
 867 /* Context State Error - illegal context state transition requested */
 868 #define COMP_CTX_STATE  19
 869 /* No Ping Response Error - HC didn't get PING_RESPONSE in time to TX */
 870 #define COMP_PING_ERR   20
 871 /* Event Ring is full */
 872 #define COMP_ER_FULL    21
 873 /* Missed Service Error - HC couldn't service an isoc ep within interval */
 874 #define COMP_MISSED_INT 23
 875 /* Successfully stopped command ring */
 876 #define COMP_CMD_STOP   24
 877 /* Successfully aborted current command and stopped command ring */
 878 #define COMP_CMD_ABORT  25
 879 /* Stopped - transfer was terminated by a stop endpoint command */
 880 #define COMP_STOP       26
 881 /* Same as COMP_EP_STOPPED, but the transfered length in the event is invalid */
 882 #define COMP_STOP_INVAL 27
 883 /* Control Abort Error - Debug Capability - control pipe aborted */
 884 #define COMP_DBG_ABORT  28
 885 /* TRB type 29 and 30 reserved */
 886 /* Isoc Buffer Overrun - an isoc IN ep sent more data than could fit in TD */
 887 #define COMP_BUFF_OVER  31
 888 /* Event Lost Error - xHC has an "internal event overrun condition" */
 889 #define COMP_ISSUES     32
 890 /* Undefined Error - reported when other error codes don't apply */
 891 #define COMP_UNKNOWN    33
 892 /* Invalid Stream ID Error */
 893 #define COMP_STRID_ERR  34
 894 /* Secondary Bandwidth Error - may be returned by a Configure Endpoint cmd */
 895 /* FIXME - check for this */
 896 #define COMP_2ND_BW_ERR 35
 897 /* Split Transaction Error */
 898 #define COMP_SPLIT_ERR  36
 899
 900 struct xhci_link_trb {
 901         /* 64-bit segment pointer*/
 902         u64 segment_ptr;
 903         u32 intr_target;
 904         u32 control;
 905 };
 906
 907 /* control bitfields */
 908 #define LINK_TOGGLE     (0x1<<1)
 909
 910 /* Command completion event TRB */
 911 struct xhci_event_cmd {
 912         /* Pointer to command TRB, or the value passed by the event data trb */
 913         u64 cmd_trb;
 914         u32 status;
 915         u32 flags;
 916 };
 917
 918 /* flags bitmasks */
 919 /* bits 16:23 are the virtual function ID */
 920 /* bits 24:31 are the slot ID */
 921 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
 922 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
 923
 924 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
 925 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
 926 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
 927
 928 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
 929 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
 930 #define LAST_EP_INDEX                   30
 931
 932 /* Set TR Dequeue Pointer command TRB fields */
 933 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
 934 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
 935
 936
 937 /* Port Status Change Event TRB fields */
 938 /* Port ID - bits 31:24 */
 939 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
 940
 941 /* Normal TRB fields */
 942 /* transfer_len bitmasks - bits 0:16 */
 943 #define TRB_LEN(p)              ((p) & 0x1ffff)
 944 /* Interrupter Target - which MSI-X vector to target the completion event at */
 945 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
 946 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
 947
 948 /* Cycle bit - indicates TRB ownership by HC or HCD */
 949 #define TRB_CYCLE               (1<<0)
 950 /*
 951  * Force next event data TRB to be evaluated before task switch.
 952  * Used to pass OS data back after a TD completes.
 953  */
 954 #define TRB_ENT                 (1<<1)
 955 /* Interrupt on short packet */
 956 #define TRB_ISP                 (1<<2)
 957 /* Set PCIe no snoop attribute */
 958 #define TRB_NO_SNOOP            (1<<3)
 959 /* Chain multiple TRBs into a TD */
 960 #define TRB_CHAIN               (1<<4)
 961 /* Interrupt on completion */
 962 #define TRB_IOC                 (1<<5)
 963 /* The buffer pointer contains immediate data */
 964 #define TRB_IDT                 (1<<6)
 965
 966
 967 /* Control transfer TRB specific fields */
 968 #define TRB_DIR_IN              (1<<16)
 969
 970 /* Isochronous TRB specific fields */
 971 #define TRB_SIA                 (1<<31)
 972
 973 struct xhci_generic_trb {
 974         u32 field[4];
 975 };
 976
 977 union xhci_trb {
 978         struct xhci_link_trb            link;
 979         struct xhci_transfer_event      trans_event;
 980         struct xhci_event_cmd           event_cmd;
 981         struct xhci_generic_trb         generic;
 982 };
 983
 984 /* TRB bit mask */
 985 #define TRB_TYPE_BITMASK        (0xfc00)
 986 #define TRB_TYPE(p)             ((p) << 10)
 987 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
 988 /* TRB type IDs */
 989 /* bulk, interrupt, isoc scatter/gather, and control data stage */
 990 #define TRB_NORMAL              1
 991 /* setup stage for control transfers */
 992 #define TRB_SETUP               2
 993 /* data stage for control transfers */
 994 #define TRB_DATA                3
 995 /* status stage for control transfers */
 996 #define TRB_STATUS              4
 997 /* isoc transfers */
 998 #define TRB_ISOC                5
 999 /* TRB for linking ring segments */
1000 #define TRB_LINK                6
1001 #define TRB_EVENT_DATA          7
1002 /* Transfer Ring No-op (not for the command ring) */
1003 #define TRB_TR_NOOP             8
1004 /* Command TRBs */
1005 /* Enable Slot Command */
1006 #define TRB_ENABLE_SLOT         9
1007 /* Disable Slot Command */
1008 #define TRB_DISABLE_SLOT        10
1009 /* Address Device Command */
1010 #define TRB_ADDR_DEV            11
1011 /* Configure Endpoint Command */
1012 #define TRB_CONFIG_EP           12
1013 /* Evaluate Context Command */
1014 #define TRB_EVAL_CONTEXT        13
1015 /* Reset Endpoint Command */
1016 #define TRB_RESET_EP            14
1017 /* Stop Transfer Ring Command */
1018 #define TRB_STOP_RING           15
1019 /* Set Transfer Ring Dequeue Pointer Command */
1020 #define TRB_SET_DEQ             16
1021 /* Reset Device Command */
1022 #define TRB_RESET_DEV           17
1023 /* Force Event Command (opt) */
1024 #define TRB_FORCE_EVENT         18
1025 /* Negotiate Bandwidth Command (opt) */
1026 #define TRB_NEG_BANDWIDTH       19
1027 /* Set Latency Tolerance Value Command (opt) */
1028 #define TRB_SET_LT              20
1029 /* Get port bandwidth Command */
1030 #define TRB_GET_BW              21
1031 /* Force Header Command - generate a transaction or link management packet */
1032 #define TRB_FORCE_HEADER        22
1033 /* No-op Command - not for transfer rings */
1034 #define TRB_CMD_NOOP            23
1035 /* TRB IDs 24-31 reserved */
1036 /* Event TRBS */
1037 /* Transfer Event */
1038 #define TRB_TRANSFER            32
1039 /* Command Completion Event */
1040 #define TRB_COMPLETION          33
1041 /* Port Status Change Event */
1042 #define TRB_PORT_STATUS         34
1043 /* Bandwidth Request Event (opt) */
1044 #define TRB_BANDWIDTH_EVENT     35
1045 /* Doorbell Event (opt) */
1046 #define TRB_DOORBELL            36
1047 /* Host Controller Event */
1048 #define TRB_HC_EVENT            37
1049 /* Device Notification Event - device sent function wake notification */
1050 #define TRB_DEV_NOTE            38
1051 /* MFINDEX Wrap Event - microframe counter wrapped */
1052 #define TRB_MFINDEX_WRAP        39
1053 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1054
1055 /* Nec vendor-specific command completion event. */
1056 #define TRB_NEC_CMD_COMP        48
1057 /* Get NEC firmware revision. */
1058 #define TRB_NEC_GET_FW          49
1059
1060 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1061 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1062
1063 /*
1064  * TRBS_PER_SEGMENT must be a multiple of 4,
1065  * since the command ring is 64-byte aligned.
1066  * It must also be greater than 16.
1067  */
1068 #define TRBS_PER_SEGMENT        64
1069 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1070 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1071 #define SEGMENT_SIZE            (TRBS_PER_SEGMENT*16)
1072 /* SEGMENT_SHIFT should be log2(SEGMENT_SIZE).
1073  * Change this if you change TRBS_PER_SEGMENT!
1074  */
1075 #define SEGMENT_SHIFT           10
1076 /* TRB buffer pointers can't cross 64KB boundaries */
1077 #define TRB_MAX_BUFF_SHIFT              16
1078 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1079
1080 struct xhci_segment {
1081         union xhci_trb          *trbs;
1082         /* private to HCD */
1083         struct xhci_segment     *next;
1084         dma_addr_t              dma;
1085 };
1086
1087 struct xhci_td {
1088         struct list_head        td_list;
1089         struct list_head        cancelled_td_list;
1090         struct urb              *urb;
1091         struct xhci_segment     *start_seg;
1092         union xhci_trb          *first_trb;
1093         union xhci_trb          *last_trb;
1094 };
1095
1096 struct xhci_dequeue_state {
1097         struct xhci_segment *new_deq_seg;
1098         union xhci_trb *new_deq_ptr;
1099         int new_cycle_state;
1100 };
1101
1102 struct xhci_ring {
1103         struct xhci_segment     *first_seg;
1104         union  xhci_trb         *enqueue;
1105         struct xhci_segment     *enq_seg;
1106         unsigned int            enq_updates;
1107         union  xhci_trb         *dequeue;
1108         struct xhci_segment     *deq_seg;
1109         unsigned int            deq_updates;
1110         struct list_head        td_list;
1111         /*
1112          * Write the cycle state into the TRB cycle field to give ownership of
1113          * the TRB to the host controller (if we are the producer), or to check
1114          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1115          */
1116         u32                     cycle_state;
1117         unsigned int            stream_id;
1118 };
1119
1120 struct xhci_erst_entry {
1121         /* 64-bit event ring segment address */
1122         u64     seg_addr;
1123         u32     seg_size;
1124         /* Set to zero */
1125         u32     rsvd;
1126 };
1127
1128 struct xhci_erst {
1129         struct xhci_erst_entry  *entries;
1130         unsigned int            num_entries;
1131         /* xhci->event_ring keeps track of segment dma addresses */
1132         dma_addr_t              erst_dma_addr;
1133         /* Num entries the ERST can contain */
1134         unsigned int            erst_size;
1135 };
1136
1137 struct xhci_scratchpad {
1138         u64 *sp_array;
1139         dma_addr_t sp_dma;
1140         void **sp_buffers;
1141         dma_addr_t *sp_dma_buffers;
1142 };
1143
1144 struct urb_priv {
1145         int     length;
1146         int     td_cnt;
1147         struct  xhci_td *td[0];
1148 };
1149
1150 /*
1151  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1152  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1153  * meaning 64 ring segments.
1154  * Initial allocated size of the ERST, in number of entries */
1155 #define ERST_NUM_SEGS   1
1156 /* Initial allocated size of the ERST, in number of entries */
1157 #define ERST_SIZE       64
1158 /* Initial number of event segment rings allocated */
1159 #define ERST_ENTRIES    1
1160 /* Poll every 60 seconds */
1161 #define POLL_TIMEOUT    60
1162 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1163 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1164 /* XXX: Make these module parameters */
1165
1166 struct s3_save {
1167         u32     command;
1168         u32     dev_nt;
1169         u64     dcbaa_ptr;
1170         u32     config_reg;
1171         u32     irq_pending;
1172         u32     irq_control;
1173         u32     erst_size;
1174         u64     erst_base;
1175         u64     erst_dequeue;
1176 };
1177
1178 /* There is one ehci_hci structure per controller */
1179 struct xhci_hcd {
1180         /* glue to PCI and HCD framework */
1181         struct xhci_cap_regs __iomem *cap_regs;
1182         struct xhci_op_regs __iomem *op_regs;
1183         struct xhci_run_regs __iomem *run_regs;
1184         struct xhci_doorbell_array __iomem *dba;
1185         /* Our HCD's current interrupter register set */
1186         struct  xhci_intr_reg __iomem *ir_set;
1187
1188         /* Cached register copies of read-only HC data */
1189         __u32           hcs_params1;
1190         __u32           hcs_params2;
1191         __u32           hcs_params3;
1192         __u32           hcc_params;
1193
1194         spinlock_t      lock;
1195
1196         /* packed release number */
1197         u8              sbrn;
1198         u16             hci_version;
1199         u8              max_slots;
1200         u8              max_interrupters;
1201         u8              max_ports;
1202         u8              isoc_threshold;
1203         int             event_ring_max;
1204         int             addr_64;
1205         /* 4KB min, 128MB max */
1206         int             page_size;
1207         /* Valid values are 12 to 20, inclusive */
1208         int             page_shift;
1209         /* msi-x vectors */
1210         int             msix_count;
1211         struct msix_entry       *msix_entries;
1212         /* data structures */
1213         struct xhci_device_context_array *dcbaa;
1214         struct xhci_ring        *cmd_ring;
1215         unsigned int            cmd_ring_reserved_trbs;
1216         struct xhci_ring        *event_ring;
1217         struct xhci_erst        erst;
1218         /* Scratchpad */
1219         struct xhci_scratchpad  *scratchpad;
1220
1221         /* slot enabling and address device helpers */
1222         struct completion       addr_dev;
1223         int slot_id;
1224         /* Internal mirror of the HW's dcbaa */
1225         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1226
1227         /* DMA pools */
1228         struct dma_pool *device_pool;
1229         struct dma_pool *segment_pool;
1230         struct dma_pool *small_streams_pool;
1231         struct dma_pool *medium_streams_pool;
1232
1233 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1234         /* Poll the rings - for debugging */
1235         struct timer_list       event_ring_timer;
1236         int                     zombie;
1237 #endif
1238         /* Host controller watchdog timer structures */
1239         unsigned int            xhc_state;
1240
1241         unsigned long           bus_suspended;
1242         unsigned long           next_statechange;
1243
1244         u32                     command;
1245         struct s3_save          s3;
1246 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1247  *
1248  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1249  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1250  * that sees this status (other than the timer that set it) should stop touching
1251  * hardware immediately.  Interrupt handlers should return immediately when
1252  * they see this status (any time they drop and re-acquire xhci->lock).
1253  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1254  * putting the TD on the canceled list, etc.
1255  *
1256  * There are no reports of xHCI host controllers that display this issue.
1257  */
1258 #define XHCI_STATE_DYING        (1 << 0)
1259         /* Statistics */
1260         int                     noops_submitted;
1261         int                     noops_handled;
1262         int                     error_bitmask;
1263         unsigned int            quirks;
1264 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1265 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1266 #define XHCI_NEC_HOST           (1 << 2)
1267         u32                     port_c_suspend[8];      /* port suspend change*/
1268         u32                     suspended_ports[8];     /* which ports are
1269                                                            suspended */
1270         unsigned long           resume_done[MAX_HC_PORTS];
1271         /* Is each xHCI roothub port a USB 3.0, USB 2.0, or USB 1.1 port? */
1272         u8                      *port_array;
1273         /* Array of pointers to USB 3.0 PORTSC registers */
1274         u32 __iomem             **usb3_ports;
1275         unsigned int            num_usb3_ports;
1276         /* Array of pointers to USB 2.0 PORTSC registers */
1277         u32 __iomem             **usb2_ports;
1278         unsigned int            num_usb2_ports;
1279 };
1280
1281 /* For testing purposes */
1282 #define NUM_TEST_NOOPS  0
1283
1284 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1285 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1286 {
1287         return (struct xhci_hcd *) (hcd->hcd_priv);
1288 }
1289
1290 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1291 {
1292         return container_of((void *) xhci, struct usb_hcd, hcd_priv);
1293 }
1294
1295 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1296 #define XHCI_DEBUG      1
1297 #else
1298 #define XHCI_DEBUG      0
1299 #endif
1300
1301 #define xhci_dbg(xhci, fmt, args...) \
1302         do { if (XHCI_DEBUG) dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1303 #define xhci_info(xhci, fmt, args...) \
1304         do { if (XHCI_DEBUG) dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1305 #define xhci_err(xhci, fmt, args...) \
1306         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1307 #define xhci_warn(xhci, fmt, args...) \
1308         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1309
1310 /* TODO: copied from ehci.h - can be refactored? */
1311 /* xHCI spec says all registers are little endian */
1312 static inline unsigned int xhci_readl(const struct xhci_hcd *xhci,
1313                 __u32 __iomem *regs)
1314 {
1315         return readl(regs);
1316 }
1317 static inline void xhci_writel(struct xhci_hcd *xhci,
1318                 const unsigned int val, __u32 __iomem *regs)
1319 {
1320         xhci_dbg(xhci,
1321                         "`MEM_WRITE_DWORD(3'b000, 32'h%p, 32'h%0x, 4'hf);\n",
1322                         regs, val);
1323         writel(val, regs);
1324 }
1325
1326 /*
1327  * Registers should always be accessed with double word or quad word accesses.
1328  *
1329  * Some xHCI implementations may support 64-bit address pointers.  Registers
1330  * with 64-bit address pointers should be written to with dword accesses by
1331  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1332  * xHCI implementations that do not support 64-bit address pointers will ignore
1333  * the high dword, and write order is irrelevant.
1334  */
1335 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1336                 __u64 __iomem *regs)
1337 {
1338         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1339         u64 val_lo = readl(ptr);
1340         u64 val_hi = readl(ptr + 1);
1341         return val_lo + (val_hi << 32);
1342 }
1343 static inline void xhci_write_64(struct xhci_hcd *xhci,
1344                 const u64 val, __u64 __iomem *regs)
1345 {
1346         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1347         u32 val_lo = lower_32_bits(val);
1348         u32 val_hi = upper_32_bits(val);
1349
1350         xhci_dbg(xhci,
1351                         "`MEM_WRITE_DWORD(3'b000, 64'h%p, 64'h%0lx, 4'hf);\n",
1352                         regs, (long unsigned int) val);
1353         writel(val_lo, ptr);
1354         writel(val_hi, ptr + 1);
1355 }
1356
1357 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1358 {
1359         u32 temp = xhci_readl(xhci, &xhci->cap_regs->hc_capbase);
1360         return ((HC_VERSION(temp) == 0x95) &&
1361                         (xhci->quirks & XHCI_LINK_TRB_QUIRK));
1362 }
1363
1364 /* xHCI debugging */
1365 void xhci_print_ir_set(struct xhci_hcd *xhci, int set_num);
1366 void xhci_print_registers(struct xhci_hcd *xhci);
1367 void xhci_dbg_regs(struct xhci_hcd *xhci);
1368 void xhci_print_run_regs(struct xhci_hcd *xhci);
1369 void xhci_print_trb_offsets(struct xhci_hcd *xhci, union xhci_trb *trb);
1370 void xhci_debug_trb(struct xhci_hcd *xhci, union xhci_trb *trb);
1371 void xhci_debug_segment(struct xhci_hcd *xhci, struct xhci_segment *seg);
1372 void xhci_debug_ring(struct xhci_hcd *xhci, struct xhci_ring *ring);
1373 void xhci_dbg_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1374 void xhci_dbg_cmd_ptrs(struct xhci_hcd *xhci);
1375 void xhci_dbg_ring_ptrs(struct xhci_hcd *xhci, struct xhci_ring *ring);
1376 void xhci_dbg_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int last_ep);
1377 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1378                 struct xhci_container_ctx *ctx);
1379 void xhci_dbg_ep_rings(struct xhci_hcd *xhci,
1380                 unsigned int slot_id, unsigned int ep_index,
1381                 struct xhci_virt_ep *ep);
1382
1383 /* xHCI memory management */
1384 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1385 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1386 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1387 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1388 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1389 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1390                 struct usb_device *udev);
1391 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1392 unsigned int xhci_get_endpoint_flag(struct usb_endpoint_descriptor *desc);
1393 unsigned int xhci_get_endpoint_flag_from_index(unsigned int ep_index);
1394 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1395 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1396 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1397                 struct xhci_container_ctx *in_ctx,
1398                 struct xhci_container_ctx *out_ctx,
1399                 unsigned int ep_index);
1400 void xhci_slot_copy(struct xhci_hcd *xhci,
1401                 struct xhci_container_ctx *in_ctx,
1402                 struct xhci_container_ctx *out_ctx);
1403 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1404                 struct usb_device *udev, struct usb_host_endpoint *ep,
1405                 gfp_t mem_flags);
1406 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1407 void xhci_free_or_cache_endpoint_ring(struct xhci_hcd *xhci,
1408                 struct xhci_virt_device *virt_dev,
1409                 unsigned int ep_index);
1410 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1411                 unsigned int num_stream_ctxs,
1412                 unsigned int num_streams, gfp_t flags);
1413 void xhci_free_stream_info(struct xhci_hcd *xhci,
1414                 struct xhci_stream_info *stream_info);
1415 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1416                 struct xhci_ep_ctx *ep_ctx,
1417                 struct xhci_stream_info *stream_info);
1418 void xhci_setup_no_streams_ep_input_ctx(struct xhci_hcd *xhci,
1419                 struct xhci_ep_ctx *ep_ctx,
1420                 struct xhci_virt_ep *ep);
1421 struct xhci_ring *xhci_dma_to_transfer_ring(
1422                 struct xhci_virt_ep *ep,
1423                 u64 address);
1424 struct xhci_ring *xhci_stream_id_to_ring(
1425                 struct xhci_virt_device *dev,
1426                 unsigned int ep_index,
1427                 unsigned int stream_id);
1428 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1429                 bool allocate_in_ctx, bool allocate_completion,
1430                 gfp_t mem_flags);
1431 void xhci_urb_free_priv(struct xhci_hcd *xhci, struct urb_priv *urb_priv);
1432 void xhci_free_command(struct xhci_hcd *xhci,
1433                 struct xhci_command *command);
1434
1435 #ifdef CONFIG_PCI
1436 /* xHCI PCI glue */
1437 int xhci_register_pci(void);
1438 void xhci_unregister_pci(void);
1439 #endif
1440
1441 /* xHCI host controller glue */
1442 void xhci_quiesce(struct xhci_hcd *xhci);
1443 int xhci_halt(struct xhci_hcd *xhci);
1444 int xhci_reset(struct xhci_hcd *xhci);
1445 int xhci_init(struct usb_hcd *hcd);
1446 int xhci_run(struct usb_hcd *hcd);
1447 void xhci_stop(struct usb_hcd *hcd);
1448 void xhci_shutdown(struct usb_hcd *hcd);
1449
1450 #ifdef  CONFIG_PM
1451 int xhci_suspend(struct xhci_hcd *xhci);
1452 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
1453 #else
1454 #define xhci_suspend    NULL
1455 #define xhci_resume     NULL
1456 #endif
1457
1458 int xhci_get_frame(struct usb_hcd *hcd);
1459 irqreturn_t xhci_irq(struct usb_hcd *hcd);
1460 irqreturn_t xhci_msi_irq(int irq, struct usb_hcd *hcd);
1461 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
1462 void xhci_free_dev(struct usb_hcd *hcd, struct usb_device *udev);
1463 int xhci_alloc_streams(struct usb_hcd *hcd, struct usb_device *udev,
1464                 struct usb_host_endpoint **eps, unsigned int num_eps,
1465                 unsigned int num_streams, gfp_t mem_flags);
1466 int xhci_free_streams(struct usb_hcd *hcd, struct usb_device *udev,
1467                 struct usb_host_endpoint **eps, unsigned int num_eps,
1468                 gfp_t mem_flags);
1469 int xhci_address_device(struct usb_hcd *hcd, struct usb_device *udev);
1470 int xhci_update_hub_device(struct usb_hcd *hcd, struct usb_device *hdev,
1471                         struct usb_tt *tt, gfp_t mem_flags);
1472 int xhci_urb_enqueue(struct usb_hcd *hcd, struct urb *urb, gfp_t mem_flags);
1473 int xhci_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status);
1474 int xhci_add_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1475 int xhci_drop_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1476 void xhci_endpoint_reset(struct usb_hcd *hcd, struct usb_host_endpoint *ep);
1477 int xhci_discover_or_reset_device(struct usb_hcd *hcd, struct usb_device *udev);
1478 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1479 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1480
1481 /* xHCI ring, segment, TRB, and TD functions */
1482 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
1483 struct xhci_segment *trb_in_td(struct xhci_segment *start_seg,
1484                 union xhci_trb *start_trb, union xhci_trb *end_trb,
1485                 dma_addr_t suspect_dma);
1486 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
1487 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
1488 void *xhci_setup_one_noop(struct xhci_hcd *xhci);
1489 int xhci_queue_slot_control(struct xhci_hcd *xhci, u32 trb_type, u32 slot_id);
1490 int xhci_queue_address_device(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1491                 u32 slot_id);
1492 int xhci_queue_vendor_command(struct xhci_hcd *xhci,
1493                 u32 field1, u32 field2, u32 field3, u32 field4);
1494 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, int slot_id,
1495                 unsigned int ep_index, int suspend);
1496 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1497                 int slot_id, unsigned int ep_index);
1498 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1499                 int slot_id, unsigned int ep_index);
1500 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1501                 int slot_id, unsigned int ep_index);
1502 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
1503                 struct urb *urb, int slot_id, unsigned int ep_index);
1504 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1505                 u32 slot_id, bool command_must_succeed);
1506 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1507                 u32 slot_id);
1508 int xhci_queue_reset_ep(struct xhci_hcd *xhci, int slot_id,
1509                 unsigned int ep_index);
1510 int xhci_queue_reset_device(struct xhci_hcd *xhci, u32 slot_id);
1511 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
1512                 unsigned int slot_id, unsigned int ep_index,
1513                 unsigned int stream_id, struct xhci_td *cur_td,
1514                 struct xhci_dequeue_state *state);
1515 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
1516                 unsigned int slot_id, unsigned int ep_index,
1517                 unsigned int stream_id,
1518                 struct xhci_dequeue_state *deq_state);
1519 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci,
1520                 struct usb_device *udev, unsigned int ep_index);
1521 void xhci_queue_config_ep_quirk(struct xhci_hcd *xhci,
1522                 unsigned int slot_id, unsigned int ep_index,
1523                 struct xhci_dequeue_state *deq_state);
1524 void xhci_stop_endpoint_command_watchdog(unsigned long arg);
1525 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
1526                 unsigned int ep_index, unsigned int stream_id);
1527
1528 /* xHCI roothub code */
1529 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
1530                 char *buf, u16 wLength);
1531 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
1532
1533 #ifdef CONFIG_PM
1534 int xhci_bus_suspend(struct usb_hcd *hcd);
1535 int xhci_bus_resume(struct usb_hcd *hcd);
1536 #else
1537 #define xhci_bus_suspend        NULL
1538 #define xhci_bus_resume         NULL
1539 #endif  /* CONFIG_PM */
1540
1541 u32 xhci_port_state_to_neutral(u32 state);
1542 int xhci_find_slot_id_by_port(struct xhci_hcd *xhci, u16 port);
1543 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
1544
1545 /* xHCI contexts */
1546 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1547 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1548 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
1549
1550 #endif /* __LINUX_XHCI_HCD_H */