drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/kallsyms.h>
  25 #include "pci.h"
  26
  27 int isa_dma_bridge_buggy;
  28 EXPORT_SYMBOL(isa_dma_bridge_buggy);
  29 int pci_pci_problems;
  30 EXPORT_SYMBOL(pci_pci_problems);
  31 int pcie_mch_quirk;
  32 EXPORT_SYMBOL(pcie_mch_quirk);
  33
  34 #ifdef CONFIG_PCI_QUIRKS
  35 /* The Mellanox Tavor device gives false positive parity errors
  36  * Mark this device with a broken_parity_status, to allow
  37  * PCI scanning code to "skip" this now blacklisted device.
  38  */
  39 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
  40 {
  41         dev->broken_parity_status = 1;  /* This device gives false positives */
  42 }
  43 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
  44 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
  45
  46 /* Many VIA bridges seem to corrupt data for DAC. Disable it here */
  47 int forbid_dac __read_mostly;
  48 EXPORT_SYMBOL(forbid_dac);
  49
  50 static __devinit void via_no_dac(struct pci_dev *dev)
  51 {
  52         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI && forbid_dac == 0) {
  53                 dev_info(&dev->dev,
  54                         "VIA PCI bridge detected. Disabling DAC.\n");
  55                 forbid_dac = 1;
  56         }
  57 }
  58 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_ANY_ID, via_no_dac);
  59
  60 /* Deal with broken BIOS'es that neglect to enable passive release,
  61    which can cause problems in combination with the 82441FX/PPro MTRRs */
  62 static void quirk_passive_release(struct pci_dev *dev)
  63 {
  64         struct pci_dev *d = NULL;
  65         unsigned char dlc;
  66
  67         /* We have to make sure a particular bit is set in the PIIX3
  68            ISA bridge, so we have to go out and find it. */
  69         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  70                 pci_read_config_byte(d, 0x82, &dlc);
  71                 if (!(dlc & 1<<1)) {
  72                         dev_err(&d->dev, "PIIX3: Enabling Passive Release\n");
  73                         dlc |= 1<<1;
  74                         pci_write_config_byte(d, 0x82, dlc);
  75                 }
  76         }
  77 }
  78 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  79 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  80
  81 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  82     but VIA don't answer queries. If you happen to have good contacts at VIA
  83     ask them for me please -- Alan
  84
  85     This appears to be BIOS not version dependent. So presumably there is a
  86     chipset level fix */
  87
  88 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
  89 {
  90         if (!isa_dma_bridge_buggy) {
  91                 isa_dma_bridge_buggy=1;
  92                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
  93         }
  94 }
  95         /*
  96          * Its not totally clear which chipsets are the problematic ones
  97          * We know 82C586 and 82C596 variants are affected.
  98          */
  99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 105 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 106
 107 /*
 108  *      Chipsets where PCI->PCI transfers vanish or hang
 109  */
 110 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 111 {
 112         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 113                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 114                 pci_pci_problems |= PCIPCI_FAIL;
 115         }
 116 }
 117 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 118 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 119
 120 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 121 {
 122         u8 rev;
 123         pci_read_config_byte(dev, 0x08, &rev);
 124         if (rev == 0x13) {
 125                 /* Erratum 24 */
 126                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 127                 pci_pci_problems |= PCIAGP_FAIL;
 128         }
 129 }
 130 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 131
 132 /*
 133  *      Triton requires workarounds to be used by the drivers
 134  */
 135 static void __devinit quirk_triton(struct pci_dev *dev)
 136 {
 137         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 138                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 139                 pci_pci_problems |= PCIPCI_TRITON;
 140         }
 141 }
 142 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 143 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 144 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 145 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 146
 147 /*
 148  *      VIA Apollo KT133 needs PCI latency patch
 149  *      Made according to a windows driver based patch by George E. Breese
 150  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 151  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 152  *      the info on which Mr Breese based his work.
 153  *
 154  *      Updated based on further information from the site and also on
 155  *      information provided by VIA
 156  */
 157 static void quirk_vialatency(struct pci_dev *dev)
 158 {
 159         struct pci_dev *p;
 160         u8 busarb;
 161         /* Ok we have a potential problem chipset here. Now see if we have
 162            a buggy southbridge */
 163
 164         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 165         if (p!=NULL) {
 166                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 167                 /* Check for buggy part revisions */
 168                 if (p->revision < 0x40 || p->revision > 0x42)
 169                         goto exit;
 170         } else {
 171                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 172                 if (p==NULL)    /* No problem parts */
 173                         goto exit;
 174                 /* Check for buggy part revisions */
 175                 if (p->revision < 0x10 || p->revision > 0x12)
 176                         goto exit;
 177         }
 178
 179         /*
 180          *      Ok we have the problem. Now set the PCI master grant to
 181          *      occur every master grant. The apparent bug is that under high
 182          *      PCI load (quite common in Linux of course) you can get data
 183          *      loss when the CPU is held off the bus for 3 bus master requests
 184          *      This happens to include the IDE controllers....
 185          *
 186          *      VIA only apply this fix when an SB Live! is present but under
 187          *      both Linux and Windows this isnt enough, and we have seen
 188          *      corruption without SB Live! but with things like 3 UDMA IDE
 189          *      controllers. So we ignore that bit of the VIA recommendation..
 190          */
 191
 192         pci_read_config_byte(dev, 0x76, &busarb);
 193         /* Set bit 4 and bi 5 of byte 76 to 0x01
 194            "Master priority rotation on every PCI master grant */
 195         busarb &= ~(1<<5);
 196         busarb |= (1<<4);
 197         pci_write_config_byte(dev, 0x76, busarb);
 198         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 199 exit:
 200         pci_dev_put(p);
 201 }
 202 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 203 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 204 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 205 /* Must restore this on a resume from RAM */
 206 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 207 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 208 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 209
 210 /*
 211  *      VIA Apollo VP3 needs ETBF on BT848/878
 212  */
 213 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 214 {
 215         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 216                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 217                 pci_pci_problems |= PCIPCI_VIAETBF;
 218         }
 219 }
 220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 221
 222 static void __devinit quirk_vsfx(struct pci_dev *dev)
 223 {
 224         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 225                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 226                 pci_pci_problems |= PCIPCI_VSFX;
 227         }
 228 }
 229 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 230
 231 /*
 232  *      Ali Magik requires workarounds to be used by the drivers
 233  *      that DMA to AGP space. Latency must be set to 0xA and triton
 234  *      workaround applied too
 235  *      [Info kindly provided by ALi]
 236  */
 237 static void __init quirk_alimagik(struct pci_dev *dev)
 238 {
 239         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 240                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 241                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 242         }
 243 }
 244 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 246
 247 /*
 248  *      Natoma has some interesting boundary conditions with Zoran stuff
 249  *      at least
 250  */
 251 static void __devinit quirk_natoma(struct pci_dev *dev)
 252 {
 253         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 254                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 255                 pci_pci_problems |= PCIPCI_NATOMA;
 256         }
 257 }
 258 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 259 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 260 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 261 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 263 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 264
 265 /*
 266  *  This chip can cause PCI parity errors if config register 0xA0 is read
 267  *  while DMAs are occurring.
 268  */
 269 static void __devinit quirk_citrine(struct pci_dev *dev)
 270 {
 271         dev->cfg_size = 0xA0;
 272 }
 273 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 274
 275 /*
 276  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 277  *  If it's needed, re-allocate the region.
 278  */
 279 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 280 {
 281         struct resource *r = &dev->resource[0];
 282
 283         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 284                 r->start = 0;
 285                 r->end = 0x3ffffff;
 286         }
 287 }
 288 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 289 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 290
 291 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 292         unsigned size, int nr, const char *name)
 293 {
 294         region &= ~(size-1);
 295         if (region) {
 296                 struct pci_bus_region bus_region;
 297                 struct resource *res = dev->resource + nr;
 298
 299                 res->name = pci_name(dev);
 300                 res->start = region;
 301                 res->end = region + size - 1;
 302                 res->flags = IORESOURCE_IO;
 303
 304                 /* Convert from PCI bus to resource space.  */
 305                 bus_region.start = res->start;
 306                 bus_region.end = res->end;
 307                 pcibios_bus_to_resource(dev, res, &bus_region);
 308
 309                 pci_claim_resource(dev, nr);
 310                 dev_info(&dev->dev, "quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
 311         }
 312 }
 313
 314 /*
 315  *      ATI Northbridge setups MCE the processor if you even
 316  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 317  */
 318 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 319 {
 320         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 321         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 322         request_region(0x3b0, 0x0C, "RadeonIGP");
 323         request_region(0x3d3, 0x01, "RadeonIGP");
 324 }
 325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 326
 327 /*
 328  * Let's make the southbridge information explicit instead
 329  * of having to worry about people probing the ACPI areas,
 330  * for example.. (Yes, it happens, and if you read the wrong
 331  * ACPI register it will put the machine to sleep with no
 332  * way of waking it up again. Bummer).
 333  *
 334  * ALI M7101: Two IO regions pointed to by words at
 335  *      0xE0 (64 bytes of ACPI registers)
 336  *      0xE2 (32 bytes of SMB registers)
 337  */
 338 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 339 {
 340         u16 region;
 341
 342         pci_read_config_word(dev, 0xE0, &region);
 343         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 344         pci_read_config_word(dev, 0xE2, &region);
 345         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 346 }
 347 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 348
 349 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 350 {
 351         u32 devres;
 352         u32 mask, size, base;
 353
 354         pci_read_config_dword(dev, port, &devres);
 355         if ((devres & enable) != enable)
 356                 return;
 357         mask = (devres >> 16) & 15;
 358         base = devres & 0xffff;
 359         size = 16;
 360         for (;;) {
 361                 unsigned bit = size >> 1;
 362                 if ((bit & mask) == bit)
 363                         break;
 364                 size = bit;
 365         }
 366         /*
 367          * For now we only print it out. Eventually we'll want to
 368          * reserve it (at least if it's in the 0x1000+ range), but
 369          * let's get enough confirmation reports first.
 370          */
 371         base &= -size;
 372         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 373 }
 374
 375 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 376 {
 377         u32 devres;
 378         u32 mask, size, base;
 379
 380         pci_read_config_dword(dev, port, &devres);
 381         if ((devres & enable) != enable)
 382                 return;
 383         base = devres & 0xffff0000;
 384         mask = (devres & 0x3f) << 16;
 385         size = 128 << 16;
 386         for (;;) {
 387                 unsigned bit = size >> 1;
 388                 if ((bit & mask) == bit)
 389                         break;
 390                 size = bit;
 391         }
 392         /*
 393          * For now we only print it out. Eventually we'll want to
 394          * reserve it, but let's get enough confirmation reports first.
 395          */
 396         base &= -size;
 397         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 398 }
 399
 400 /*
 401  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 402  *      0x40 (64 bytes of ACPI registers)
 403  *      0x90 (16 bytes of SMB registers)
 404  * and a few strange programmable PIIX4 device resources.
 405  */
 406 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 407 {
 408         u32 region, res_a;
 409
 410         pci_read_config_dword(dev, 0x40, &region);
 411         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 412         pci_read_config_dword(dev, 0x90, &region);
 413         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 414
 415         /* Device resource A has enables for some of the other ones */
 416         pci_read_config_dword(dev, 0x5c, &res_a);
 417
 418         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 419         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 420
 421         /* Device resource D is just bitfields for static resources */
 422
 423         /* Device 12 enabled? */
 424         if (res_a & (1 << 29)) {
 425                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 426                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 427         }
 428         /* Device 13 enabled? */
 429         if (res_a & (1 << 30)) {
 430                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 431                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 432         }
 433         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 434         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 435 }
 436 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 437 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 438
 439 /*
 440  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 441  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 442  *      0x58 (64 bytes of GPIO I/O space)
 443  */
 444 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 445 {
 446         u32 region;
 447
 448         pci_read_config_dword(dev, 0x40, &region);
 449         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH4 ACPI/GPIO/TCO");
 450
 451         pci_read_config_dword(dev, 0x58, &region);
 452         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH4 GPIO");
 453 }
 454 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 455 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 456 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 457 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 458 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 459 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 460 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 461 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 462 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 463 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 464
 465 static void __devinit quirk_ich6_lpc_acpi(struct pci_dev *dev)
 466 {
 467         u32 region;
 468
 469         pci_read_config_dword(dev, 0x40, &region);
 470         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH6 ACPI/GPIO/TCO");
 471
 472         pci_read_config_dword(dev, 0x48, &region);
 473         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH6 GPIO");
 474 }
 475 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc_acpi);
 476 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc_acpi);
 477 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich6_lpc_acpi);
 478 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich6_lpc_acpi);
 479 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich6_lpc_acpi);
 480 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich6_lpc_acpi);
 481 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich6_lpc_acpi);
 482 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich6_lpc_acpi);
 483 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich6_lpc_acpi);
 484 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich6_lpc_acpi);
 485 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich6_lpc_acpi);
 486 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich6_lpc_acpi);
 487 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich6_lpc_acpi);
 488 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich6_lpc_acpi);
 489
 490 /*
 491  * VIA ACPI: One IO region pointed to by longword at
 492  *      0x48 or 0x20 (256 bytes of ACPI registers)
 493  */
 494 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 495 {
 496         u32 region;
 497
 498         if (dev->revision & 0x10) {
 499                 pci_read_config_dword(dev, 0x48, &region);
 500                 region &= PCI_BASE_ADDRESS_IO_MASK;
 501                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 502         }
 503 }
 504 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 505
 506 /*
 507  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 508  *      0x48 (256 bytes of ACPI registers)
 509  *      0x70 (128 bytes of hardware monitoring register)
 510  *      0x90 (16 bytes of SMB registers)
 511  */
 512 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 513 {
 514         u16 hm;
 515         u32 smb;
 516
 517         quirk_vt82c586_acpi(dev);
 518
 519         pci_read_config_word(dev, 0x70, &hm);
 520         hm &= PCI_BASE_ADDRESS_IO_MASK;
 521         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 522
 523         pci_read_config_dword(dev, 0x90, &smb);
 524         smb &= PCI_BASE_ADDRESS_IO_MASK;
 525         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 526 }
 527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 528
 529 /*
 530  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 531  *      0x88 (128 bytes of power management registers)
 532  *      0xd0 (16 bytes of SMB registers)
 533  */
 534 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 535 {
 536         u16 pm, smb;
 537
 538         pci_read_config_word(dev, 0x88, &pm);
 539         pm &= PCI_BASE_ADDRESS_IO_MASK;
 540         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 541
 542         pci_read_config_word(dev, 0xd0, &smb);
 543         smb &= PCI_BASE_ADDRESS_IO_MASK;
 544         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 545 }
 546 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 547
 548
 549 #ifdef CONFIG_X86_IO_APIC
 550
 551 #include <asm/io_apic.h>
 552
 553 /*
 554  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 555  * devices to the external APIC.
 556  *
 557  * TODO: When we have device-specific interrupt routers,
 558  * this code will go away from quirks.
 559  */
 560 static void quirk_via_ioapic(struct pci_dev *dev)
 561 {
 562         u8 tmp;
 563
 564         if (nr_ioapics < 1)
 565                 tmp = 0;    /* nothing routed to external APIC */
 566         else
 567                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 568
 569         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 570                tmp == 0 ? "Disa" : "Ena");
 571
 572         /* Offset 0x58: External APIC IRQ output control */
 573         pci_write_config_byte (dev, 0x58, tmp);
 574 }
 575 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 576 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 577
 578 /*
 579  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 580  * This leads to doubled level interrupt rates.
 581  * Set this bit to get rid of cycle wastage.
 582  * Otherwise uncritical.
 583  */
 584 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 585 {
 586         u8 misc_control2;
 587 #define BYPASS_APIC_DEASSERT 8
 588
 589         pci_read_config_byte(dev, 0x5B, &misc_control2);
 590         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 591                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 592                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 593         }
 594 }
 595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 596 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 597
 598 /*
 599  * The AMD io apic can hang the box when an apic irq is masked.
 600  * We check all revs >= B0 (yet not in the pre production!) as the bug
 601  * is currently marked NoFix
 602  *
 603  * We have multiple reports of hangs with this chipset that went away with
 604  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 605  * of course. However the advice is demonstrably good even if so..
 606  */
 607 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 608 {
 609         if (dev->revision >= 0x02) {
 610                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 611                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 612         }
 613 }
 614 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 615
 616 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 617 {
 618         if (dev->devfn == 0 && dev->bus->number == 0)
 619                 sis_apic_bug = 1;
 620 }
 621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 622 #endif /* CONFIG_X86_IO_APIC */
 623
 624 /*
 625  * Some settings of MMRBC can lead to data corruption so block changes.
 626  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 627  */
 628 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 629 {
 630         if (dev->subordinate && dev->revision <= 0x12) {
 631                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 632                         "disabling PCI-X MMRBC\n", dev->revision);
 633                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 634         }
 635 }
 636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 637
 638 /*
 639  * FIXME: it is questionable that quirk_via_acpi
 640  * is needed.  It shows up as an ISA bridge, and does not
 641  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 642  * it seems like setting the pci_dev's 'irq' to the
 643  * value of the ACPI SCI interrupt is only done for convenience.
 644  *      -jgarzik
 645  */
 646 static void __devinit quirk_via_acpi(struct pci_dev *d)
 647 {
 648         /*
 649          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 650          */
 651         u8 irq;
 652         pci_read_config_byte(d, 0x42, &irq);
 653         irq &= 0xf;
 654         if (irq && (irq != 2))
 655                 d->irq = irq;
 656 }
 657 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 658 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 659
 660
 661 /*
 662  *      VIA bridges which have VLink
 663  */
 664
 665 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 666
 667 static void quirk_via_bridge(struct pci_dev *dev)
 668 {
 669         /* See what bridge we have and find the device ranges */
 670         switch (dev->device) {
 671         case PCI_DEVICE_ID_VIA_82C686:
 672                 /* The VT82C686 is special, it attaches to PCI and can have
 673                    any device number. All its subdevices are functions of
 674                    that single device. */
 675                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 676                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 677                 break;
 678         case PCI_DEVICE_ID_VIA_8237:
 679         case PCI_DEVICE_ID_VIA_8237A:
 680                 via_vlink_dev_lo = 15;
 681                 break;
 682         case PCI_DEVICE_ID_VIA_8235:
 683                 via_vlink_dev_lo = 16;
 684                 break;
 685         case PCI_DEVICE_ID_VIA_8231:
 686         case PCI_DEVICE_ID_VIA_8233_0:
 687         case PCI_DEVICE_ID_VIA_8233A:
 688         case PCI_DEVICE_ID_VIA_8233C_0:
 689                 via_vlink_dev_lo = 17;
 690                 break;
 691         }
 692 }
 693 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 694 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 695 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 696 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 697 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 699 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 700 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 701
 702 /**
 703  *      quirk_via_vlink         -       VIA VLink IRQ number update
 704  *      @dev: PCI device
 705  *
 706  *      If the device we are dealing with is on a PIC IRQ we need to
 707  *      ensure that the IRQ line register which usually is not relevant
 708  *      for PCI cards, is actually written so that interrupts get sent
 709  *      to the right place.
 710  *      We only do this on systems where a VIA south bridge was detected,
 711  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 712  *      above).
 713  */
 714
 715 static void quirk_via_vlink(struct pci_dev *dev)
 716 {
 717         u8 irq, new_irq;
 718
 719         /* Check if we have VLink at all */
 720         if (via_vlink_dev_lo == -1)
 721                 return;
 722
 723         new_irq = dev->irq;
 724
 725         /* Don't quirk interrupts outside the legacy IRQ range */
 726         if (!new_irq || new_irq > 15)
 727                 return;
 728
 729         /* Internal device ? */
 730         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 731             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 732                 return;
 733
 734         /* This is an internal VLink device on a PIC interrupt. The BIOS
 735            ought to have set this but may not have, so we redo it */
 736
 737         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 738         if (new_irq != irq) {
 739                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 740                         irq, new_irq);
 741                 udelay(15);     /* unknown if delay really needed */
 742                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 743         }
 744 }
 745 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 746
 747 /*
 748  * VIA VT82C598 has its device ID settable and many BIOSes
 749  * set it to the ID of VT82C597 for backward compatibility.
 750  * We need to switch it off to be able to recognize the real
 751  * type of the chip.
 752  */
 753 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 754 {
 755         pci_write_config_byte(dev, 0xfc, 0);
 756         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 757 }
 758 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 759
 760 /*
 761  * CardBus controllers have a legacy base address that enables them
 762  * to respond as i82365 pcmcia controllers.  We don't want them to
 763  * do this even if the Linux CardBus driver is not loaded, because
 764  * the Linux i82365 driver does not (and should not) handle CardBus.
 765  */
 766 static void quirk_cardbus_legacy(struct pci_dev *dev)
 767 {
 768         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 769                 return;
 770         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 771 }
 772 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 773 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 774
 775 /*
 776  * Following the PCI ordering rules is optional on the AMD762. I'm not
 777  * sure what the designers were smoking but let's not inhale...
 778  *
 779  * To be fair to AMD, it follows the spec by default, its BIOS people
 780  * who turn it off!
 781  */
 782 static void quirk_amd_ordering(struct pci_dev *dev)
 783 {
 784         u32 pcic;
 785         pci_read_config_dword(dev, 0x4C, &pcic);
 786         if ((pcic&6)!=6) {
 787                 pcic |= 6;
 788                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 789                 pci_write_config_dword(dev, 0x4C, pcic);
 790                 pci_read_config_dword(dev, 0x84, &pcic);
 791                 pcic |= (1<<23);        /* Required in this mode */
 792                 pci_write_config_dword(dev, 0x84, pcic);
 793         }
 794 }
 795 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 796 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 797
 798 /*
 799  *      DreamWorks provided workaround for Dunord I-3000 problem
 800  *
 801  *      This card decodes and responds to addresses not apparently
 802  *      assigned to it. We force a larger allocation to ensure that
 803  *      nothing gets put too close to it.
 804  */
 805 static void __devinit quirk_dunord ( struct pci_dev * dev )
 806 {
 807         struct resource *r = &dev->resource [1];
 808         r->start = 0;
 809         r->end = 0xffffff;
 810 }
 811 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
 812
 813 /*
 814  * i82380FB mobile docking controller: its PCI-to-PCI bridge
 815  * is subtractive decoding (transparent), and does indicate this
 816  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 817  * instead of 0x01.
 818  */
 819 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
 820 {
 821         dev->transparent = 1;
 822 }
 823 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
 824 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
 825
 826 /*
 827  * Common misconfiguration of the MediaGX/Geode PCI master that will
 828  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 829  * datasheets found at http://www.national.com/ds/GX for info on what
 830  * these bits do.  <christer@weinigel.se>
 831  */
 832 static void quirk_mediagx_master(struct pci_dev *dev)
 833 {
 834         u8 reg;
 835         pci_read_config_byte(dev, 0x41, &reg);
 836         if (reg & 2) {
 837                 reg &= ~2;
 838                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
 839                 pci_write_config_byte(dev, 0x41, reg);
 840         }
 841 }
 842 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
 843 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
 844
 845 /*
 846  *      Ensure C0 rev restreaming is off. This is normally done by
 847  *      the BIOS but in the odd case it is not the results are corruption
 848  *      hence the presence of a Linux check
 849  */
 850 static void quirk_disable_pxb(struct pci_dev *pdev)
 851 {
 852         u16 config;
 853
 854         if (pdev->revision != 0x04)             /* Only C0 requires this */
 855                 return;
 856         pci_read_config_word(pdev, 0x40, &config);
 857         if (config & (1<<6)) {
 858                 config &= ~(1<<6);
 859                 pci_write_config_word(pdev, 0x40, config);
 860                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
 861         }
 862 }
 863 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
 864 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
 865
 866 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
 867 {
 868         /* set sb600/sb700/sb800 sata to ahci mode */
 869         u8 tmp;
 870
 871         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
 872         if (tmp == 0x01) {
 873                 pci_read_config_byte(pdev, 0x40, &tmp);
 874                 pci_write_config_byte(pdev, 0x40, tmp|1);
 875                 pci_write_config_byte(pdev, 0x9, 1);
 876                 pci_write_config_byte(pdev, 0xa, 6);
 877                 pci_write_config_byte(pdev, 0x40, tmp);
 878
 879                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
 880                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
 881         }
 882 }
 883 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
 884 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
 885 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
 886 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
 887
 888 /*
 889  *      Serverworks CSB5 IDE does not fully support native mode
 890  */
 891 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
 892 {
 893         u8 prog;
 894         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 895         if (prog & 5) {
 896                 prog &= ~5;
 897                 pdev->class &= ~5;
 898                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 899                 /* PCI layer will sort out resources */
 900         }
 901 }
 902 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
 903
 904 /*
 905  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
 906  */
 907 static void __init quirk_ide_samemode(struct pci_dev *pdev)
 908 {
 909         u8 prog;
 910
 911         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 912
 913         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
 914                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
 915                 prog &= ~5;
 916                 pdev->class &= ~5;
 917                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 918         }
 919 }
 920 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
 921
 922 /*
 923  * Some ATA devices break if put into D3
 924  */
 925
 926 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
 927 {
 928         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
 929         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
 930                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
 931 }
 932 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
 933 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
 934
 935 /* This was originally an Alpha specific thing, but it really fits here.
 936  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
 937  */
 938 static void __init quirk_eisa_bridge(struct pci_dev *dev)
 939 {
 940         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
 941 }
 942 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
 943
 944
 945 /*
 946  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
 947  * is not activated. The myth is that Asus said that they do not want the
 948  * users to be irritated by just another PCI Device in the Win98 device
 949  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
 950  * package 2.7.0 for details)
 951  *
 952  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
 953  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
 954  * becomes necessary to do this tweak in two steps -- the chosen trigger
 955  * is either the Host bridge (preferred) or on-board VGA controller.
 956  *
 957  * Note that we used to unhide the SMBus that way on Toshiba laptops
 958  * (Satellite A40 and Tecra M2) but then found that the thermal management
 959  * was done by SMM code, which could cause unsynchronized concurrent
 960  * accesses to the SMBus registers, with potentially bad effects. Thus you
 961  * should be very careful when adding new entries: if SMM is accessing the
 962  * Intel SMBus, this is a very good reason to leave it hidden.
 963  *
 964  * Likewise, many recent laptops use ACPI for thermal management. If the
 965  * ACPI DSDT code accesses the SMBus, then Linux should not access it
 966  * natively, and keeping the SMBus hidden is the right thing to do. If you
 967  * are about to add an entry in the table below, please first disassemble
 968  * the DSDT and double-check that there is no code accessing the SMBus.
 969  */
 970 static int asus_hides_smbus;
 971
 972 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
 973 {
 974         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
 975                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
 976                         switch(dev->subsystem_device) {
 977                         case 0x8025: /* P4B-LX */
 978                         case 0x8070: /* P4B */
 979                         case 0x8088: /* P4B533 */
 980                         case 0x1626: /* L3C notebook */
 981                                 asus_hides_smbus = 1;
 982                         }
 983                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
 984                         switch(dev->subsystem_device) {
 985                         case 0x80b1: /* P4GE-V */
 986                         case 0x80b2: /* P4PE */
 987                         case 0x8093: /* P4B533-V */
 988                                 asus_hides_smbus = 1;
 989                         }
 990                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
 991                         switch(dev->subsystem_device) {
 992                         case 0x8030: /* P4T533 */
 993                                 asus_hides_smbus = 1;
 994                         }
 995                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
 996                         switch (dev->subsystem_device) {
 997                         case 0x8070: /* P4G8X Deluxe */
 998                                 asus_hides_smbus = 1;
 999                         }
1000                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1001                         switch (dev->subsystem_device) {
1002                         case 0x80c9: /* PU-DLS */
1003                                 asus_hides_smbus = 1;
1004                         }
1005                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1006                         switch (dev->subsystem_device) {
1007                         case 0x1751: /* M2N notebook */
1008                         case 0x1821: /* M5N notebook */
1009                                 asus_hides_smbus = 1;
1010                         }
1011                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1012                         switch (dev->subsystem_device) {
1013                         case 0x184b: /* W1N notebook */
1014                         case 0x186a: /* M6Ne notebook */
1015                                 asus_hides_smbus = 1;
1016                         }
1017                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1018                         switch (dev->subsystem_device) {
1019                         case 0x80f2: /* P4P800-X */
1020                                 asus_hides_smbus = 1;
1021                         }
1022                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1023                         switch (dev->subsystem_device) {
1024                         case 0x1882: /* M6V notebook */
1025                         case 0x1977: /* A6VA notebook */
1026                                 asus_hides_smbus = 1;
1027                         }
1028         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1029                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1030                         switch(dev->subsystem_device) {
1031                         case 0x088C: /* HP Compaq nc8000 */
1032                         case 0x0890: /* HP Compaq nc6000 */
1033                                 asus_hides_smbus = 1;
1034                         }
1035                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1036                         switch (dev->subsystem_device) {
1037                         case 0x12bc: /* HP D330L */
1038                         case 0x12bd: /* HP D530 */
1039                                 asus_hides_smbus = 1;
1040                         }
1041                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1042                         switch (dev->subsystem_device) {
1043                         case 0x12bf: /* HP xw4100 */
1044                                 asus_hides_smbus = 1;
1045                         }
1046        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1047                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1048                        switch(dev->subsystem_device) {
1049                        case 0xC00C: /* Samsung P35 notebook */
1050                                asus_hides_smbus = 1;
1051                        }
1052         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1053                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1054                         switch(dev->subsystem_device) {
1055                         case 0x0058: /* Compaq Evo N620c */
1056                                 asus_hides_smbus = 1;
1057                         }
1058                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1059                         switch(dev->subsystem_device) {
1060                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1061                                 /* Motherboard doesn't have Host bridge
1062                                  * subvendor/subdevice IDs, therefore checking
1063                                  * its on-board VGA controller */
1064                                 asus_hides_smbus = 1;
1065                         }
1066                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_IG)
1067                         switch(dev->subsystem_device) {
1068                         case 0x00b8: /* Compaq Evo D510 CMT */
1069                         case 0x00b9: /* Compaq Evo D510 SFF */
1070                                 asus_hides_smbus = 1;
1071                         }
1072                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1073                         switch (dev->subsystem_device) {
1074                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1075                                 /* Motherboard doesn't have host bridge
1076                                  * subvendor/subdevice IDs, therefore checking
1077                                  * its on-board VGA controller */
1078                                 asus_hides_smbus = 1;
1079                         }
1080         }
1081 }
1082 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1083 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1084 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1085 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1086 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1087 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1088 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1089 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1090 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1091 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1092
1093 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1094 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_IG,  asus_hides_smbus_hostbridge);
1095 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1096
1097 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1098 {
1099         u16 val;
1100
1101         if (likely(!asus_hides_smbus))
1102                 return;
1103
1104         pci_read_config_word(dev, 0xF2, &val);
1105         if (val & 0x8) {
1106                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1107                 pci_read_config_word(dev, 0xF2, &val);
1108                 if (val & 0x8)
1109                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1110                 else
1111                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1112         }
1113 }
1114 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1115 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1116 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1117 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1118 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1119 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1120 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1121 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1122 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1123 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1124 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1125 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1126 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1127 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1128
1129 /* It appears we just have one such device. If not, we have a warning */
1130 static void __iomem *asus_rcba_base;
1131 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1132 {
1133         u32 rcba;
1134
1135         if (likely(!asus_hides_smbus))
1136                 return;
1137         WARN_ON(asus_rcba_base);
1138
1139         pci_read_config_dword(dev, 0xF0, &rcba);
1140         /* use bits 31:14, 16 kB aligned */
1141         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1142         if (asus_rcba_base == NULL)
1143                 return;
1144 }
1145
1146 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1147 {
1148         u32 val;
1149
1150         if (likely(!asus_hides_smbus || !asus_rcba_base))
1151                 return;
1152         /* read the Function Disable register, dword mode only */
1153         val = readl(asus_rcba_base + 0x3418);
1154         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1155 }
1156
1157 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1158 {
1159         if (likely(!asus_hides_smbus || !asus_rcba_base))
1160                 return;
1161         iounmap(asus_rcba_base);
1162         asus_rcba_base = NULL;
1163         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1164 }
1165
1166 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1167 {
1168         asus_hides_smbus_lpc_ich6_suspend(dev);
1169         asus_hides_smbus_lpc_ich6_resume_early(dev);
1170         asus_hides_smbus_lpc_ich6_resume(dev);
1171 }
1172 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1173 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1174 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1175 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1176
1177 /*
1178  * SiS 96x south bridge: BIOS typically hides SMBus device...
1179  */
1180 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1181 {
1182         u8 val = 0;
1183         pci_read_config_byte(dev, 0x77, &val);
1184         if (val & 0x10) {
1185                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1186                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1187         }
1188 }
1189 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1190 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1191 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1192 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1193 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1194 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1195 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1196 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1197
1198 /*
1199  * ... This is further complicated by the fact that some SiS96x south
1200  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1201  * spotted a compatible north bridge to make sure.
1202  * (pci_find_device doesn't work yet)
1203  *
1204  * We can also enable the sis96x bit in the discovery register..
1205  */
1206 #define SIS_DETECT_REGISTER 0x40
1207
1208 static void quirk_sis_503(struct pci_dev *dev)
1209 {
1210         u8 reg;
1211         u16 devid;
1212
1213         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1214         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1215         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1216         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1217                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1218                 return;
1219         }
1220
1221         /*
1222          * Ok, it now shows up as a 96x.. run the 96x quirk by
1223          * hand in case it has already been processed.
1224          * (depends on link order, which is apparently not guaranteed)
1225          */
1226         dev->device = devid;
1227         quirk_sis_96x_smbus(dev);
1228 }
1229 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1230 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1231
1232
1233 /*
1234  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1235  * and MC97 modem controller are disabled when a second PCI soundcard is
1236  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1237  * -- bjd
1238  */
1239 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1240 {
1241         u8 val;
1242         int asus_hides_ac97 = 0;
1243
1244         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1245                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1246                         asus_hides_ac97 = 1;
1247         }
1248
1249         if (!asus_hides_ac97)
1250                 return;
1251
1252         pci_read_config_byte(dev, 0x50, &val);
1253         if (val & 0xc0) {
1254                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1255                 pci_read_config_byte(dev, 0x50, &val);
1256                 if (val & 0xc0)
1257                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1258                 else
1259                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1260         }
1261 }
1262 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1263 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1264
1265 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1266
1267 /*
1268  *      If we are using libata we can drive this chip properly but must
1269  *      do this early on to make the additional device appear during
1270  *      the PCI scanning.
1271  */
1272 static void quirk_jmicron_ata(struct pci_dev *pdev)
1273 {
1274         u32 conf1, conf5, class;
1275         u8 hdr;
1276
1277         /* Only poke fn 0 */
1278         if (PCI_FUNC(pdev->devfn))
1279                 return;
1280
1281         pci_read_config_dword(pdev, 0x40, &conf1);
1282         pci_read_config_dword(pdev, 0x80, &conf5);
1283
1284         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1285         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1286
1287         switch (pdev->device) {
1288         case PCI_DEVICE_ID_JMICRON_JMB360:
1289                 /* The controller should be in single function ahci mode */
1290                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1291                 break;
1292
1293         case PCI_DEVICE_ID_JMICRON_JMB365:
1294         case PCI_DEVICE_ID_JMICRON_JMB366:
1295                 /* Redirect IDE second PATA port to the right spot */
1296                 conf5 |= (1 << 24);
1297                 /* Fall through */
1298         case PCI_DEVICE_ID_JMICRON_JMB361:
1299         case PCI_DEVICE_ID_JMICRON_JMB363:
1300                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1301                 /* Set the class codes correctly and then direct IDE 0 */
1302                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1303                 break;
1304
1305         case PCI_DEVICE_ID_JMICRON_JMB368:
1306                 /* The controller should be in single function IDE mode */
1307                 conf1 |= 0x00C00000; /* Set 22, 23 */
1308                 break;
1309         }
1310
1311         pci_write_config_dword(pdev, 0x40, conf1);
1312         pci_write_config_dword(pdev, 0x80, conf5);
1313
1314         /* Update pdev accordingly */
1315         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1316         pdev->hdr_type = hdr & 0x7f;
1317         pdev->multifunction = !!(hdr & 0x80);
1318
1319         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1320         pdev->class = class >> 8;
1321 }
1322 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1323 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1324 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1325 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1326 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1327 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1328 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1329 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1330 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1331 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1332 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1333 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1334
1335 #endif
1336
1337 #ifdef CONFIG_X86_IO_APIC
1338 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1339 {
1340         int i;
1341
1342         if ((pdev->class >> 8) != 0xff00)
1343                 return;
1344
1345         /* the first BAR is the location of the IO APIC...we must
1346          * not touch this (and it's already covered by the fixmap), so
1347          * forcibly insert it into the resource tree */
1348         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1349                 insert_resource(&iomem_resource, &pdev->resource[0]);
1350
1351         /* The next five BARs all seem to be rubbish, so just clean
1352          * them out */
1353         for (i=1; i < 6; i++) {
1354                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1355         }
1356
1357 }
1358 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1359 #endif
1360
1361 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1362 {
1363         pcie_mch_quirk = 1;
1364 }
1365 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1366 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1367 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1368
1369
1370 /*
1371  * It's possible for the MSI to get corrupted if shpc and acpi
1372  * are used together on certain PXH-based systems.
1373  */
1374 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1375 {
1376         pci_msi_off(dev);
1377         dev->no_msi = 1;
1378         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1379 }
1380 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1381 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1382 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1383 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1384 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1385
1386 /*
1387  * Some Intel PCI Express chipsets have trouble with downstream
1388  * device power management.
1389  */
1390 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1391 {
1392         pci_pm_d3_delay = 120;
1393         dev->no_d1d2 = 1;
1394 }
1395
1396 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1397 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1398 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1399 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1400 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1401 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1402 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1403 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1404 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1405 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1406 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1407 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1408 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1409 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1410 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1411 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1412 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1413 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1414 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1415 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1416 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1417
1418 #ifdef CONFIG_X86_IO_APIC
1419 /*
1420  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1421  * remap the original interrupt in the linux kernel to the boot interrupt, so
1422  * that a PCI device's interrupt handler is installed on the boot interrupt
1423  * line instead.
1424  */
1425 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1426 {
1427         if (noioapicquirk || noioapicreroute)
1428                 return;
1429
1430         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1431
1432         printk(KERN_INFO "PCI quirk: reroute interrupts for 0x%04x:0x%04x\n",
1433                         dev->vendor, dev->device);
1434         return;
1435 }
1436 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1437 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1438 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1439 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1440 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1441 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1442 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1443 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1444 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1445 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1446 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1447 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1448 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1449 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1450 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1451 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1452
1453 /*
1454  * On some chipsets we can disable the generation of legacy INTx boot
1455  * interrupts.
1456  */
1457
1458 /*
1459  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1460  * 300641-004US, section 5.7.3.
1461  */
1462 #define INTEL_6300_IOAPIC_ABAR          0x40
1463 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1464
1465 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1466 {
1467         u16 pci_config_word;
1468
1469         if (noioapicquirk)
1470                 return;
1471
1472         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1473         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1474         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1475
1476         printk(KERN_INFO "disabled boot interrupt on device 0x%04x:0x%04x\n",
1477                 dev->vendor, dev->device);
1478 }
1479 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1480 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1481
1482 /*
1483  * disable boot interrupts on HT-1000
1484  */
1485 #define BC_HT1000_FEATURE_REG           0x64
1486 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1487 #define BC_HT1000_MAP_IDX               0xC00
1488 #define BC_HT1000_MAP_DATA              0xC01
1489
1490 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1491 {
1492         u32 pci_config_dword;
1493         u8 irq;
1494
1495         if (noioapicquirk)
1496                 return;
1497
1498         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1499         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1500                         BC_HT1000_PIC_REGS_ENABLE);
1501
1502         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1503                 outb(irq, BC_HT1000_MAP_IDX);
1504                 outb(0x00, BC_HT1000_MAP_DATA);
1505         }
1506
1507         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1508
1509         printk(KERN_INFO "disabled boot interrupts on PCI device"
1510                         "0x%04x:0x%04x\n", dev->vendor, dev->device);
1511 }
1512 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1513 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1514
1515 /*
1516  * disable boot interrupts on AMD and ATI chipsets
1517  */
1518 /*
1519  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1520  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1521  * (due to an erratum).
1522  */
1523 #define AMD_813X_MISC                   0x40
1524 #define AMD_813X_NOIOAMODE              (1<<0)
1525
1526 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1527 {
1528         u32 pci_config_dword;
1529
1530         if (noioapicquirk)
1531                 return;
1532
1533         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1534         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1535         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1536
1537         printk(KERN_INFO "disabled boot interrupts on PCI device "
1538                         "0x%04x:0x%04x\n", dev->vendor, dev->device);
1539 }
1540 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8131_BRIDGE,     quirk_disable_amd_813x_boot_interrupt);
1541 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8132_BRIDGE,    quirk_disable_amd_813x_boot_interrupt);
1542
1543 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1544
1545 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1546 {
1547         u16 pci_config_word;
1548
1549         if (noioapicquirk)
1550                 return;
1551
1552         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1553         if (!pci_config_word) {
1554                 printk(KERN_INFO "boot interrupts on PCI device 0x%04x:0x%04x "
1555                                 "already disabled\n",
1556                                 dev->vendor, dev->device);
1557                 return;
1558         }
1559         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1560         printk(KERN_INFO "disabled boot interrupts on PCI device "
1561                         "0x%04x:0x%04x\n", dev->vendor, dev->device);
1562 }
1563 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1564 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1565 #endif /* CONFIG_X86_IO_APIC */
1566
1567 /*
1568  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1569  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1570  * Re-allocate the region if needed...
1571  */
1572 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1573 {
1574         struct resource *r = &dev->resource[0];
1575
1576         if (r->start & 0x8) {
1577                 r->start = 0;
1578                 r->end = 0xf;
1579         }
1580 }
1581 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1582                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1583                          quirk_tc86c001_ide);
1584
1585 static void __devinit quirk_netmos(struct pci_dev *dev)
1586 {
1587         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1588         unsigned int num_serial = dev->subsystem_device & 0xf;
1589
1590         /*
1591          * These Netmos parts are multiport serial devices with optional
1592          * parallel ports.  Even when parallel ports are present, they
1593          * are identified as class SERIAL, which means the serial driver
1594          * will claim them.  To prevent this, mark them as class OTHER.
1595          * These combo devices should be claimed by parport_serial.
1596          *
1597          * The subdevice ID is of the form 0x00PS, where <P> is the number
1598          * of parallel ports and <S> is the number of serial ports.
1599          */
1600         switch (dev->device) {
1601         case PCI_DEVICE_ID_NETMOS_9735:
1602         case PCI_DEVICE_ID_NETMOS_9745:
1603         case PCI_DEVICE_ID_NETMOS_9835:
1604         case PCI_DEVICE_ID_NETMOS_9845:
1605         case PCI_DEVICE_ID_NETMOS_9855:
1606                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1607                     num_parallel) {
1608                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1609                                 "%u serial); changing class SERIAL to OTHER "
1610                                 "(use parport_serial)\n",
1611                                 dev->device, num_parallel, num_serial);
1612                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1613                             (dev->class & 0xff);
1614                 }
1615         }
1616 }
1617 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1618
1619 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1620 {
1621         u16 command, pmcsr;
1622         u8 __iomem *csr;
1623         u8 cmd_hi;
1624         int pm;
1625
1626         switch (dev->device) {
1627         /* PCI IDs taken from drivers/net/e100.c */
1628         case 0x1029:
1629         case 0x1030 ... 0x1034:
1630         case 0x1038 ... 0x103E:
1631         case 0x1050 ... 0x1057:
1632         case 0x1059:
1633         case 0x1064 ... 0x106B:
1634         case 0x1091 ... 0x1095:
1635         case 0x1209:
1636         case 0x1229:
1637         case 0x2449:
1638         case 0x2459:
1639         case 0x245D:
1640         case 0x27DC:
1641                 break;
1642         default:
1643                 return;
1644         }
1645
1646         /*
1647          * Some firmware hands off the e100 with interrupts enabled,
1648          * which can cause a flood of interrupts if packets are
1649          * received before the driver attaches to the device.  So
1650          * disable all e100 interrupts here.  The driver will
1651          * re-enable them when it's ready.
1652          */
1653         pci_read_config_word(dev, PCI_COMMAND, &command);
1654
1655         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1656                 return;
1657
1658         /*
1659          * Check that the device is in the D0 power state. If it's not,
1660          * there is no point to look any further.
1661          */
1662         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1663         if (pm) {
1664                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1665                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1666                         return;
1667         }
1668
1669         /* Convert from PCI bus to resource space.  */
1670         csr = ioremap(pci_resource_start(dev, 0), 8);
1671         if (!csr) {
1672                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1673                 return;
1674         }
1675
1676         cmd_hi = readb(csr + 3);
1677         if (cmd_hi == 0) {
1678                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1679                         "disabling\n");
1680                 writeb(1, csr + 3);
1681         }
1682
1683         iounmap(csr);
1684 }
1685 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1686
1687 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1688 {
1689         /* rev 1 ncr53c810 chips don't set the class at all which means
1690          * they don't get their resources remapped. Fix that here.
1691          */
1692
1693         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1694                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1695                 dev->class = PCI_CLASS_STORAGE_SCSI;
1696         }
1697 }
1698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1699
1700 /* Enable 1k I/O space granularity on the Intel P64H2 */
1701 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1702 {
1703         u16 en1k;
1704         u8 io_base_lo, io_limit_lo;
1705         unsigned long base, limit;
1706         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1707
1708         pci_read_config_word(dev, 0x40, &en1k);
1709
1710         if (en1k & 0x200) {
1711                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1712
1713                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1714                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1715                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1716                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1717
1718                 if (base <= limit) {
1719                         res->start = base;
1720                         res->end = limit + 0x3ff;
1721                 }
1722         }
1723 }
1724 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1725
1726 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1727  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1728  * in drivers/pci/setup-bus.c
1729  */
1730 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1731 {
1732         u16 en1k, iobl_adr, iobl_adr_1k;
1733         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1734
1735         pci_read_config_word(dev, 0x40, &en1k);
1736
1737         if (en1k & 0x200) {
1738                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1739
1740                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1741
1742                 if (iobl_adr != iobl_adr_1k) {
1743                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
1744                                 iobl_adr,iobl_adr_1k);
1745                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1746                 }
1747         }
1748 }
1749 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
1750
1751 /* Under some circumstances, AER is not linked with extended capabilities.
1752  * Force it to be linked by setting the corresponding control bit in the
1753  * config space.
1754  */
1755 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1756 {
1757         uint8_t b;
1758         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1759                 if (!(b & 0x20)) {
1760                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1761                         dev_info(&dev->dev,
1762                                "Linking AER extended capability\n");
1763                 }
1764         }
1765 }
1766 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1767                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1768 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1769                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1770
1771 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
1772 {
1773         /*
1774          * Disable PCI Bus Parking and PCI Master read caching on CX700
1775          * which causes unspecified timing errors with a VT6212L on the PCI
1776          * bus leading to USB2.0 packet loss. The defaults are that these
1777          * features are turned off but some BIOSes turn them on.
1778          */
1779
1780         uint8_t b;
1781         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
1782                 if (b & 0x40) {
1783                         /* Turn off PCI Bus Parking */
1784                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
1785
1786                         dev_info(&dev->dev,
1787                                 "Disabling VIA CX700 PCI parking\n");
1788                 }
1789         }
1790
1791         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
1792                 if (b != 0) {
1793                         /* Turn off PCI Master read caching */
1794                         pci_write_config_byte(dev, 0x72, 0x0);
1795
1796                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
1797                         pci_write_config_byte(dev, 0x75, 0x1);
1798
1799                         /* Disable "Read FIFO Timer" */
1800                         pci_write_config_byte(dev, 0x77, 0x0);
1801
1802                         dev_info(&dev->dev,
1803                                 "Disabling VIA CX700 PCI caching\n");
1804                 }
1805         }
1806 }
1807 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
1808
1809 /*
1810  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
1811  * VPD end tag will hang the device.  This problem was initially
1812  * observed when a vpd entry was created in sysfs
1813  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
1814  * will dump 32k of data.  Reading a full 32k will cause an access
1815  * beyond the VPD end tag causing the device to hang.  Once the device
1816  * is hung, the bnx2 driver will not be able to reset the device.
1817  * We believe that it is legal to read beyond the end tag and
1818  * therefore the solution is to limit the read/write length.
1819  */
1820 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
1821 {
1822         /*
1823          * Only disable the VPD capability for 5706, 5706S, 5708,
1824          * 5708S and 5709 rev. A
1825          */
1826         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
1827             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
1828             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
1829             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
1830             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
1831              (dev->revision & 0xf0) == 0x0)) {
1832                 if (dev->vpd)
1833                         dev->vpd->len = 0x80;
1834         }
1835 }
1836
1837 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1838                          PCI_DEVICE_ID_NX2_5706,
1839                          quirk_brcm_570x_limit_vpd);
1840 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1841                          PCI_DEVICE_ID_NX2_5706S,
1842                          quirk_brcm_570x_limit_vpd);
1843 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1844                          PCI_DEVICE_ID_NX2_5708,
1845                          quirk_brcm_570x_limit_vpd);
1846 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1847                          PCI_DEVICE_ID_NX2_5708S,
1848                          quirk_brcm_570x_limit_vpd);
1849 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1850                          PCI_DEVICE_ID_NX2_5709,
1851                          quirk_brcm_570x_limit_vpd);
1852 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1853                          PCI_DEVICE_ID_NX2_5709S,
1854                          quirk_brcm_570x_limit_vpd);
1855
1856 #ifdef CONFIG_PCI_MSI
1857 /* Some chipsets do not support MSI. We cannot easily rely on setting
1858  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
1859  * some other busses controlled by the chipset even if Linux is not
1860  * aware of it.  Instead of setting the flag on all busses in the
1861  * machine, simply disable MSI globally.
1862  */
1863 static void __init quirk_disable_all_msi(struct pci_dev *dev)
1864 {
1865         pci_no_msi();
1866         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
1867 }
1868 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
1869 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
1870 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
1871 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
1872 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
1873
1874 /* Disable MSI on chipsets that are known to not support it */
1875 static void __devinit quirk_disable_msi(struct pci_dev *dev)
1876 {
1877         if (dev->subordinate) {
1878                 dev_warn(&dev->dev, "MSI quirk detected; "
1879                         "subordinate MSI disabled\n");
1880                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1881         }
1882 }
1883 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
1884
1885 /* Go through the list of Hypertransport capabilities and
1886  * return 1 if a HT MSI capability is found and enabled */
1887 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
1888 {
1889         int pos, ttl = 48;
1890
1891         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1892         while (pos && ttl--) {
1893                 u8 flags;
1894
1895                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1896                                          &flags) == 0)
1897                 {
1898                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
1899                                 flags & HT_MSI_FLAGS_ENABLE ?
1900                                 "enabled" : "disabled");
1901                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
1902                 }
1903
1904                 pos = pci_find_next_ht_capability(dev, pos,
1905                                                   HT_CAPTYPE_MSI_MAPPING);
1906         }
1907         return 0;
1908 }
1909
1910 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
1911 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
1912 {
1913         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
1914                 dev_warn(&dev->dev, "MSI quirk detected; "
1915                         "subordinate MSI disabled\n");
1916                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1917         }
1918 }
1919 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
1920                         quirk_msi_ht_cap);
1921
1922
1923 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
1924  * MSI are supported if the MSI capability set in any of these mappings.
1925  */
1926 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
1927 {
1928         struct pci_dev *pdev;
1929
1930         if (!dev->subordinate)
1931                 return;
1932
1933         /* check HT MSI cap on this chipset and the root one.
1934          * a single one having MSI is enough to be sure that MSI are supported.
1935          */
1936         pdev = pci_get_slot(dev->bus, 0);
1937         if (!pdev)
1938                 return;
1939         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
1940                 dev_warn(&dev->dev, "MSI quirk detected; "
1941                         "subordinate MSI disabled\n");
1942                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1943         }
1944         pci_dev_put(pdev);
1945 }
1946 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1947                         quirk_nvidia_ck804_msi_ht_cap);
1948
1949 /* Force enable MSI mapping capability on HT bridges */
1950 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
1951 {
1952         int pos, ttl = 48;
1953
1954         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1955         while (pos && ttl--) {
1956                 u8 flags;
1957
1958                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1959                                          &flags) == 0) {
1960                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
1961
1962                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
1963                                               flags | HT_MSI_FLAGS_ENABLE);
1964                 }
1965                 pos = pci_find_next_ht_capability(dev, pos,
1966                                                   HT_CAPTYPE_MSI_MAPPING);
1967         }
1968 }
1969 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
1970                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
1971                          ht_enable_msi_mapping);
1972
1973 static void __devinit nv_msi_ht_cap_quirk(struct pci_dev *dev)
1974 {
1975         struct pci_dev *host_bridge;
1976         int pos, ttl = 48;
1977
1978         /*
1979          * HT MSI mapping should be disabled on devices that are below
1980          * a non-Hypertransport host bridge. Locate the host bridge...
1981          */
1982         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
1983         if (host_bridge == NULL) {
1984                 dev_warn(&dev->dev,
1985                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
1986                 return;
1987         }
1988
1989         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
1990         if (pos != 0) {
1991                 /* Host bridge is to HT */
1992                 ht_enable_msi_mapping(dev);
1993                 return;
1994         }
1995
1996         /* Host bridge is not to HT, disable HT MSI mapping on this device */
1997         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1998         while (pos && ttl--) {
1999                 u8 flags;
2000
2001                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2002                                          &flags) == 0) {
2003                         dev_info(&dev->dev, "Disabling HT MSI mapping");
2004                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2005                                               flags & ~HT_MSI_FLAGS_ENABLE);
2006                 }
2007                 pos = pci_find_next_ht_capability(dev, pos,
2008                                                   HT_CAPTYPE_MSI_MAPPING);
2009         }
2010 }
2011 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk);
2012 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk);
2013
2014 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2015 {
2016         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2017 }
2018 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2019 {
2020         struct pci_dev *p;
2021
2022         /* SB700 MSI issue will be fixed at HW level from revision A21,
2023          * we need check PCI REVISION ID of SMBus controller to get SB700
2024          * revision.
2025          */
2026         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2027                            NULL);
2028         if (!p)
2029                 return;
2030
2031         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2032                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2033         pci_dev_put(p);
2034 }
2035 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2036                         PCI_DEVICE_ID_TIGON3_5780,
2037                         quirk_msi_intx_disable_bug);
2038 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2039                         PCI_DEVICE_ID_TIGON3_5780S,
2040                         quirk_msi_intx_disable_bug);
2041 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2042                         PCI_DEVICE_ID_TIGON3_5714,
2043                         quirk_msi_intx_disable_bug);
2044 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2045                         PCI_DEVICE_ID_TIGON3_5714S,
2046                         quirk_msi_intx_disable_bug);
2047 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2048                         PCI_DEVICE_ID_TIGON3_5715,
2049                         quirk_msi_intx_disable_bug);
2050 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2051                         PCI_DEVICE_ID_TIGON3_5715S,
2052                         quirk_msi_intx_disable_bug);
2053
2054 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2055                         quirk_msi_intx_disable_ati_bug);
2056 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2057                         quirk_msi_intx_disable_ati_bug);
2058 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2059                         quirk_msi_intx_disable_ati_bug);
2060 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2061                         quirk_msi_intx_disable_ati_bug);
2062 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2063                         quirk_msi_intx_disable_ati_bug);
2064
2065 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2066                         quirk_msi_intx_disable_bug);
2067 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2068                         quirk_msi_intx_disable_bug);
2069 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2070                         quirk_msi_intx_disable_bug);
2071
2072 #endif /* CONFIG_PCI_MSI */
2073
2074 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f, struct pci_fixup *end)
2075 {
2076         while (f < end) {
2077                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2078                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2079                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2080                         f->hook(dev);
2081                 }
2082                 f++;
2083         }
2084 }
2085
2086 extern struct pci_fixup __start_pci_fixups_early[];
2087 extern struct pci_fixup __end_pci_fixups_early[];
2088 extern struct pci_fixup __start_pci_fixups_header[];
2089 extern struct pci_fixup __end_pci_fixups_header[];
2090 extern struct pci_fixup __start_pci_fixups_final[];
2091 extern struct pci_fixup __end_pci_fixups_final[];
2092 extern struct pci_fixup __start_pci_fixups_enable[];
2093 extern struct pci_fixup __end_pci_fixups_enable[];
2094 extern struct pci_fixup __start_pci_fixups_resume[];
2095 extern struct pci_fixup __end_pci_fixups_resume[];
2096 extern struct pci_fixup __start_pci_fixups_resume_early[];
2097 extern struct pci_fixup __end_pci_fixups_resume_early[];
2098 extern struct pci_fixup __start_pci_fixups_suspend[];
2099 extern struct pci_fixup __end_pci_fixups_suspend[];
2100
2101
2102 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2103 {
2104         struct pci_fixup *start, *end;
2105
2106         switch(pass) {
2107         case pci_fixup_early:
2108                 start = __start_pci_fixups_early;
2109                 end = __end_pci_fixups_early;
2110                 break;
2111
2112         case pci_fixup_header:
2113                 start = __start_pci_fixups_header;
2114                 end = __end_pci_fixups_header;
2115                 break;
2116
2117         case pci_fixup_final:
2118                 start = __start_pci_fixups_final;
2119                 end = __end_pci_fixups_final;
2120                 break;
2121
2122         case pci_fixup_enable:
2123                 start = __start_pci_fixups_enable;
2124                 end = __end_pci_fixups_enable;
2125                 break;
2126
2127         case pci_fixup_resume:
2128                 start = __start_pci_fixups_resume;
2129                 end = __end_pci_fixups_resume;
2130                 break;
2131
2132         case pci_fixup_resume_early:
2133                 start = __start_pci_fixups_resume_early;
2134                 end = __end_pci_fixups_resume_early;
2135                 break;
2136
2137         case pci_fixup_suspend:
2138                 start = __start_pci_fixups_suspend;
2139                 end = __end_pci_fixups_suspend;
2140                 break;
2141
2142         default:
2143                 /* stupid compiler warning, you would think with an enum... */
2144                 return;
2145         }
2146         pci_do_fixups(dev, start, end);
2147 }
2148 #else
2149 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev) {}
2150 #endif
2151 EXPORT_SYMBOL(pci_fixup_device);