arch/x86/kernel/cpu/intel.c

   1 #include <linux/init.h>
   2 #include <linux/kernel.h>
   3
   4 #include <linux/string.h>
   5 #include <linux/bitops.h>
   6 #include <linux/smp.h>
   7 #include <linux/sched.h>
   8 #include <linux/thread_info.h>
   9 #include <linux/module.h>
  10 #include <linux/uaccess.h>
  11
  12 #include <asm/processor.h>
  13 #include <asm/pgtable.h>
  14 #include <asm/msr.h>
  15 #include <asm/bugs.h>
  16 #include <asm/cpu.h>
  17
  18 #ifdef CONFIG_X86_64
  19 #include <linux/topology.h>
  20 #include <asm/numa_64.h>
  21 #endif
  22
  23 #include "cpu.h"
  24
  25 #ifdef CONFIG_X86_LOCAL_APIC
  26 #include <asm/mpspec.h>
  27 #include <asm/apic.h>
  28 #endif
  29
  30 static void __cpuinit early_init_intel(struct cpuinfo_x86 *c)
  31 {
  32         u64 misc_enable;
  33
  34         /* Unmask CPUID levels if masked: */
  35         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
  36                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  37
  38                 if (misc_enable & MSR_IA32_MISC_ENABLE_LIMIT_CPUID) {
  39 #ifndef CONFIG_XEN
  40                         misc_enable &= ~MSR_IA32_MISC_ENABLE_LIMIT_CPUID;
  41                         wrmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  42                         c->cpuid_level = cpuid_eax(0);
  43                         get_cpu_cap(c);
  44 #else
  45                         pr_warning("CPUID levels are restricted -"
  46                                    " update hypervisor\n");
  47 #endif
  48                 }
  49         }
  50
  51         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
  52                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
  53                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  54
  55 #ifndef CONFIG_XEN
  56         if (c->x86 >= 6 && !cpu_has(c, X86_FEATURE_IA64)) {
  57                 unsigned lower_word;
  58
  59                 wrmsr(MSR_IA32_UCODE_REV, 0, 0);
  60                 /* Required by the SDM */
  61                 sync_core();
  62                 rdmsr(MSR_IA32_UCODE_REV, lower_word, c->microcode);
  63         }
  64
  65         /*
  66          * Atom erratum AAE44/AAF40/AAG38/AAH41:
  67          *
  68          * A race condition between speculative fetches and invalidating
  69          * a large page.  This is worked around in microcode, but we
  70          * need the microcode to have already been loaded... so if it is
  71          * not, recommend a BIOS update and disable large pages.
  72          */
  73         if (c->x86 == 6 && c->x86_model == 0x1c && c->x86_mask <= 2 &&
  74             c->microcode < 0x20e) {
  75                 printk(KERN_WARNING "Atom PSE erratum detected, BIOS microcode update recommended\n");
  76                 clear_cpu_cap(c, X86_FEATURE_PSE);
  77         }
  78 #endif
  79
  80 #ifdef CONFIG_X86_64
  81         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
  82 #else
  83         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
  84         if (c->x86 == 15 && c->x86_cache_alignment == 64)
  85                 c->x86_cache_alignment = 128;
  86 #endif
  87
  88         /* CPUID workaround for 0F33/0F34 CPU */
  89         if (c->x86 == 0xF && c->x86_model == 0x3
  90             && (c->x86_mask == 0x3 || c->x86_mask == 0x4))
  91                 c->x86_phys_bits = 36;
  92
  93         /*
  94          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
  95          * with P/T states and does not stop in deep C-states.
  96          *
  97          * It is also reliable across cores and sockets. (but not across
  98          * cabinets - we turn it off in that case explicitly.)
  99          */
 100         if (c->x86_power & (1 << 8)) {
 101                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 102                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 103 #ifndef CONFIG_XEN
 104                 if (!check_tsc_unstable())
 105                         sched_clock_stable = 1;
 106 #endif
 107         }
 108
 109         /*
 110          * There is a known erratum on Pentium III and Core Solo
 111          * and Core Duo CPUs.
 112          * " Page with PAT set to WC while associated MTRR is UC
 113          *   may consolidate to UC "
 114          * Because of this erratum, it is better to stick with
 115          * setting WC in MTRR rather than using PAT on these CPUs.
 116          *
 117          * Enable PAT WC only on P4, Core 2 or later CPUs.
 118          */
 119         if (c->x86 == 6 && c->x86_model < 15)
 120                 clear_cpu_cap(c, X86_FEATURE_PAT);
 121
 122 #ifdef CONFIG_KMEMCHECK
 123         /*
 124          * P4s have a "fast strings" feature which causes single-
 125          * stepping REP instructions to only generate a #DB on
 126          * cache-line boundaries.
 127          *
 128          * Ingo Molnar reported a Pentium D (model 6) and a Xeon
 129          * (model 2) with the same problem.
 130          */
 131         if (c->x86 == 15) {
 132                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 133
 134                 if (misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING) {
 135                         printk(KERN_INFO "kmemcheck: Disabling fast string operations\n");
 136
 137                         misc_enable &= ~MSR_IA32_MISC_ENABLE_FAST_STRING;
 138                         wrmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 139                 }
 140         }
 141 #endif
 142
 143         /*
 144          * If fast string is not enabled in IA32_MISC_ENABLE for any reason,
 145          * clear the fast string and enhanced fast string CPU capabilities.
 146          */
 147         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 148                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 149                 if (!(misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING)) {
 150                         printk(KERN_INFO "Disabled fast string operations\n");
 151                         setup_clear_cpu_cap(X86_FEATURE_REP_GOOD);
 152                         setup_clear_cpu_cap(X86_FEATURE_ERMS);
 153                 }
 154         }
 155 }
 156
 157 #ifdef CONFIG_X86_32
 158 /*
 159  *      Early probe support logic for ppro memory erratum #50
 160  *
 161  *      This is called before we do cpu ident work
 162  */
 163
 164 int __cpuinit ppro_with_ram_bug(void)
 165 {
 166         /* Uses data from early_cpu_detect now */
 167         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
 168             boot_cpu_data.x86 == 6 &&
 169             boot_cpu_data.x86_model == 1 &&
 170             boot_cpu_data.x86_mask < 8) {
 171                 printk(KERN_INFO "Pentium Pro with Errata#50 detected. Taking evasive action.\n");
 172                 return 1;
 173         }
 174         return 0;
 175 }
 176
 177 #ifdef CONFIG_X86_F00F_BUG
 178 static void __cpuinit trap_init_f00f_bug(void)
 179 {
 180         __set_fixmap(FIX_F00F_IDT, __pa(&idt_table), PAGE_KERNEL_RO);
 181
 182         /*
 183          * Update the IDT descriptor and reload the IDT so that
 184          * it uses the read-only mapped virtual address.
 185          */
 186         idt_descr.address = fix_to_virt(FIX_F00F_IDT);
 187         load_idt(&idt_descr);
 188 }
 189 #endif
 190
 191 static void __cpuinit intel_smp_check(struct cpuinfo_x86 *c)
 192 {
 193         /* calling is from identify_secondary_cpu() ? */
 194         if (!c->cpu_index)
 195                 return;
 196
 197         /*
 198          * Mask B, Pentium, but not Pentium MMX
 199          */
 200         if (c->x86 == 5 &&
 201             c->x86_mask >= 1 && c->x86_mask <= 4 &&
 202             c->x86_model <= 3) {
 203                 /*
 204                  * Remember we have B step Pentia with bugs
 205                  */
 206                 WARN_ONCE(1, "WARNING: SMP operation may be unreliable"
 207                                     "with B stepping processors.\n");
 208         }
 209 }
 210
 211 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
 212 {
 213         unsigned long lo, hi;
 214
 215 #ifdef CONFIG_X86_F00F_BUG
 216         /*
 217          * All current models of Pentium and Pentium with MMX technology CPUs
 218          * have the F0 0F bug, which lets nonprivileged users lock up the
 219          * system.
 220          * Note that the workaround only should be initialized once...
 221          */
 222         c->f00f_bug = 0;
 223         if (!paravirt_enabled() && c->x86 == 5) {
 224                 static int f00f_workaround_enabled;
 225
 226                 c->f00f_bug = 1;
 227                 if (!f00f_workaround_enabled) {
 228                         trap_init_f00f_bug();
 229                         printk(KERN_NOTICE "Intel Pentium with F0 0F bug - workaround enabled.\n");
 230                         f00f_workaround_enabled = 1;
 231                 }
 232         }
 233 #endif
 234
 235         /*
 236          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 237          * model 3 mask 3
 238          */
 239         if ((c->x86<<8 | c->x86_model<<4 | c->x86_mask) < 0x633)
 240                 clear_cpu_cap(c, X86_FEATURE_SEP);
 241
 242         /*
 243          * P4 Xeon errata 037 workaround.
 244          * Hardware prefetcher may cause stale data to be loaded into the cache.
 245          */
 246         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_mask == 1)) {
 247                 rdmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 248                 if ((lo & MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE) == 0) {
 249                         printk (KERN_INFO "CPU: C0 stepping P4 Xeon detected.\n");
 250 #ifndef CONFIG_XEN
 251                         printk (KERN_INFO "CPU: Disabling hardware prefetching (Errata 037)\n");
 252                         lo |= MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE;
 253                         wrmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 254 #else
 255                         pr_warning("CPU: Hypervisor update needed\n");
 256 #endif
 257                 }
 258         }
 259
 260         /*
 261          * See if we have a good local APIC by checking for buggy Pentia,
 262          * i.e. all B steppings and the C2 stepping of P54C when using their
 263          * integrated APIC (see 11AP erratum in "Pentium Processor
 264          * Specification Update").
 265          */
 266         if (cpu_has_apic && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 267             (c->x86_mask < 0x6 || c->x86_mask == 0xb))
 268                 set_cpu_cap(c, X86_FEATURE_11AP);
 269
 270
 271 #ifdef CONFIG_X86_INTEL_USERCOPY
 272         /*
 273          * Set up the preferred alignment for movsl bulk memory moves
 274          */
 275         switch (c->x86) {
 276         case 4:         /* 486: untested */
 277                 break;
 278         case 5:         /* Old Pentia: untested */
 279                 break;
 280         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 281                 movsl_mask.mask = 7;
 282                 break;
 283         case 15:        /* P4 is OK down to 8-byte alignment */
 284                 movsl_mask.mask = 7;
 285                 break;
 286         }
 287 #endif
 288
 289 #ifdef CONFIG_X86_NUMAQ
 290         numaq_tsc_disable();
 291 #endif
 292
 293         intel_smp_check(c);
 294 }
 295 #else
 296 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
 297 {
 298 }
 299 #endif
 300
 301 #ifndef CONFIG_XEN
 302 static void __cpuinit srat_detect_node(struct cpuinfo_x86 *c)
 303 {
 304 #ifdef CONFIG_NUMA
 305         unsigned node;
 306         int cpu = smp_processor_id();
 307
 308         /* Don't do the funky fallback heuristics the AMD version employs
 309            for now. */
 310         node = numa_cpu_node(cpu);
 311         if (node == NUMA_NO_NODE || !node_online(node)) {
 312                 /* reuse the value from init_cpu_to_node() */
 313                 node = cpu_to_node(cpu);
 314         }
 315         numa_set_node(cpu, node);
 316 #endif
 317 }
 318
 319 /*
 320  * find out the number of processor cores on the die
 321  */
 322 static int __cpuinit intel_num_cpu_cores(struct cpuinfo_x86 *c)
 323 {
 324         unsigned int eax, ebx, ecx, edx;
 325
 326         if (c->cpuid_level < 4)
 327                 return 1;
 328
 329         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 330         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 331         if (eax & 0x1f)
 332                 return (eax >> 26) + 1;
 333         else
 334                 return 1;
 335 }
 336
 337 static void __cpuinit detect_vmx_virtcap(struct cpuinfo_x86 *c)
 338 {
 339         /* Intel VMX MSR indicated features */
 340 #define X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW    0x00200000
 341 #define X86_VMX_FEATURE_PROC_CTLS_VNMI          0x00400000
 342 #define X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS      0x80000000
 343 #define X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC    0x00000001
 344 #define X86_VMX_FEATURE_PROC_CTLS2_EPT          0x00000002
 345 #define X86_VMX_FEATURE_PROC_CTLS2_VPID         0x00000020
 346
 347         u32 vmx_msr_low, vmx_msr_high, msr_ctl, msr_ctl2;
 348
 349         clear_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 350         clear_cpu_cap(c, X86_FEATURE_VNMI);
 351         clear_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 352         clear_cpu_cap(c, X86_FEATURE_EPT);
 353         clear_cpu_cap(c, X86_FEATURE_VPID);
 354
 355         rdmsr(MSR_IA32_VMX_PROCBASED_CTLS, vmx_msr_low, vmx_msr_high);
 356         msr_ctl = vmx_msr_high | vmx_msr_low;
 357         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW)
 358                 set_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 359         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_VNMI)
 360                 set_cpu_cap(c, X86_FEATURE_VNMI);
 361         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS) {
 362                 rdmsr(MSR_IA32_VMX_PROCBASED_CTLS2,
 363                       vmx_msr_low, vmx_msr_high);
 364                 msr_ctl2 = vmx_msr_high | vmx_msr_low;
 365                 if ((msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC) &&
 366                     (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW))
 367                         set_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 368                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_EPT)
 369                         set_cpu_cap(c, X86_FEATURE_EPT);
 370                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VPID)
 371                         set_cpu_cap(c, X86_FEATURE_VPID);
 372         }
 373 }
 374 #endif
 375
 376 static void __cpuinit init_intel(struct cpuinfo_x86 *c)
 377 {
 378         unsigned int l2 = 0;
 379
 380         early_init_intel(c);
 381
 382         intel_workarounds(c);
 383
 384         /*
 385          * Detect the extended topology information if available. This
 386          * will reinitialise the initial_apicid which will be used
 387          * in init_intel_cacheinfo()
 388          */
 389         detect_extended_topology(c);
 390
 391         l2 = init_intel_cacheinfo(c);
 392         if (c->cpuid_level > 9) {
 393                 unsigned eax = cpuid_eax(10);
 394                 /* Check for version and the number of counters */
 395                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 396                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 397         }
 398
 399         if (cpu_has_xmm2)
 400                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 401         if (cpu_has_ds) {
 402                 unsigned int l1;
 403                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 404                 if (!(l1 & (1<<11)))
 405                         set_cpu_cap(c, X86_FEATURE_BTS);
 406                 if (!(l1 & (1<<12)))
 407                         set_cpu_cap(c, X86_FEATURE_PEBS);
 408         }
 409
 410         if (c->x86 == 6 && c->x86_model == 29 && cpu_has_clflush)
 411                 set_cpu_cap(c, X86_FEATURE_CLFLUSH_MONITOR);
 412
 413 #ifdef CONFIG_X86_64
 414         if (c->x86 == 15)
 415                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 416         if (c->x86 == 6)
 417                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 418 #else
 419         /*
 420          * Names for the Pentium II/Celeron processors
 421          * detectable only by also checking the cache size.
 422          * Dixon is NOT a Celeron.
 423          */
 424         if (c->x86 == 6) {
 425                 char *p = NULL;
 426
 427                 switch (c->x86_model) {
 428                 case 5:
 429                         if (l2 == 0)
 430                                 p = "Celeron (Covington)";
 431                         else if (l2 == 256)
 432                                 p = "Mobile Pentium II (Dixon)";
 433                         break;
 434
 435                 case 6:
 436                         if (l2 == 128)
 437                                 p = "Celeron (Mendocino)";
 438                         else if (c->x86_mask == 0 || c->x86_mask == 5)
 439                                 p = "Celeron-A";
 440                         break;
 441
 442                 case 8:
 443                         if (l2 == 128)
 444                                 p = "Celeron (Coppermine)";
 445                         break;
 446                 }
 447
 448                 if (p)
 449                         strcpy(c->x86_model_id, p);
 450         }
 451
 452         if (c->x86 == 15)
 453                 set_cpu_cap(c, X86_FEATURE_P4);
 454         if (c->x86 == 6)
 455                 set_cpu_cap(c, X86_FEATURE_P3);
 456 #endif
 457
 458 #ifndef CONFIG_XEN
 459         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 460                 /*
 461                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 462                  * detection.
 463                  */
 464                 c->x86_max_cores = intel_num_cpu_cores(c);
 465 #ifdef CONFIG_X86_32
 466                 detect_ht(c);
 467 #endif
 468         }
 469
 470         /* Work around errata */
 471         srat_detect_node(c);
 472
 473         if (cpu_has(c, X86_FEATURE_VMX))
 474                 detect_vmx_virtcap(c);
 475 #endif
 476
 477         /*
 478          * Initialize MSR_IA32_ENERGY_PERF_BIAS if BIOS did not.
 479          * x86_energy_perf_policy(8) is available to change it at run-time
 480          */
 481         if (cpu_has(c, X86_FEATURE_EPB)) {
 482                 u64 epb;
 483
 484                 rdmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 485                 if ((epb & 0xF) == ENERGY_PERF_BIAS_PERFORMANCE) {
 486                         printk_once(KERN_WARNING "ENERGY_PERF_BIAS:"
 487                                 " Set to 'normal', was 'performance'\n"
 488                                 "ENERGY_PERF_BIAS: View and update with"
 489                                 " x86_energy_perf_policy(8)\n");
 490                         epb = (epb & ~0xF) | ENERGY_PERF_BIAS_NORMAL;
 491                         wrmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 492                 }
 493         }
 494 }
 495
 496 #ifdef CONFIG_X86_32
 497 static unsigned int __cpuinit intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 498 {
 499         /*
 500          * Intel PIII Tualatin. This comes in two flavours.
 501          * One has 256kb of cache, the other 512. We have no way
 502          * to determine which, so we use a boottime override
 503          * for the 512kb model, and assume 256 otherwise.
 504          */
 505         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 506                 size = 256;
 507         return size;
 508 }
 509 #endif
 510
 511 static const struct cpu_dev __cpuinitconst intel_cpu_dev = {
 512         .c_vendor       = "Intel",
 513         .c_ident        = { "GenuineIntel" },
 514 #ifdef CONFIG_X86_32
 515         .c_models = {
 516                 { .vendor = X86_VENDOR_INTEL, .family = 4, .model_names =
 517                   {
 518                           [0] = "486 DX-25/33",
 519                           [1] = "486 DX-50",
 520                           [2] = "486 SX",
 521                           [3] = "486 DX/2",
 522                           [4] = "486 SL",
 523                           [5] = "486 SX/2",
 524                           [7] = "486 DX/2-WB",
 525                           [8] = "486 DX/4",
 526                           [9] = "486 DX/4-WB"
 527                   }
 528                 },
 529                 { .vendor = X86_VENDOR_INTEL, .family = 5, .model_names =
 530                   {
 531                           [0] = "Pentium 60/66 A-step",
 532                           [1] = "Pentium 60/66",
 533                           [2] = "Pentium 75 - 200",
 534                           [3] = "OverDrive PODP5V83",
 535                           [4] = "Pentium MMX",
 536                           [7] = "Mobile Pentium 75 - 200",
 537                           [8] = "Mobile Pentium MMX"
 538                   }
 539                 },
 540                 { .vendor = X86_VENDOR_INTEL, .family = 6, .model_names =
 541                   {
 542                           [0] = "Pentium Pro A-step",
 543                           [1] = "Pentium Pro",
 544                           [3] = "Pentium II (Klamath)",
 545                           [4] = "Pentium II (Deschutes)",
 546                           [5] = "Pentium II (Deschutes)",
 547                           [6] = "Mobile Pentium II",
 548                           [7] = "Pentium III (Katmai)",
 549                           [8] = "Pentium III (Coppermine)",
 550                           [10] = "Pentium III (Cascades)",
 551                           [11] = "Pentium III (Tualatin)",
 552                   }
 553                 },
 554                 { .vendor = X86_VENDOR_INTEL, .family = 15, .model_names =
 555                   {
 556                           [0] = "Pentium 4 (Unknown)",
 557                           [1] = "Pentium 4 (Willamette)",
 558                           [2] = "Pentium 4 (Northwood)",
 559                           [4] = "Pentium 4 (Foster)",
 560                           [5] = "Pentium 4 (Foster)",
 561                   }
 562                 },
 563         },
 564         .c_size_cache   = intel_size_cache,
 565 #endif
 566         .c_early_init   = early_init_intel,
 567         .c_init         = init_intel,
 568         .c_x86_vendor   = X86_VENDOR_INTEL,
 569 };
 570
 571 cpu_dev_register(intel_cpu_dev);
 572