arch/x86/include/asm/apicdef.h

   1 #ifndef _ASM_X86_APICDEF_H
   2 #define _ASM_X86_APICDEF_H
   3
   4 /*
   5  * Constants for various Intel APICs. (local APIC, IOAPIC, etc.)
   6  *
   7  * Alan Cox <Alan.Cox@linux.org>, 1995.
   8  * Ingo Molnar <mingo@redhat.com>, 1999, 2000
   9  */
  10
  11 #define IO_APIC_DEFAULT_PHYS_BASE       0xfec00000
  12 #define APIC_DEFAULT_PHYS_BASE          0xfee00000
  13
  14 /*
  15  * This is the IO-APIC register space as specified
  16  * by Intel docs:
  17  */
  18 #define IO_APIC_SLOT_SIZE               1024
  19
  20 #ifndef CONFIG_XEN
  21
  22 #define APIC_ID         0x20
  23
  24 #define APIC_LVR        0x30
  25 #define         APIC_LVR_MASK           0xFF00FF
  26 #define         APIC_LVR_DIRECTED_EOI   (1 << 24)
  27 #define         GET_APIC_VERSION(x)     ((x) & 0xFFu)
  28 #define         GET_APIC_MAXLVT(x)      (((x) >> 16) & 0xFFu)
  29 #ifdef CONFIG_X86_32
  30 #  define       APIC_INTEGRATED(x)      ((x) & 0xF0u)
  31 #else
  32 #  define       APIC_INTEGRATED(x)      (1)
  33 #endif
  34 #define         APIC_XAPIC(x)           ((x) >= 0x14)
  35 #define         APIC_EXT_SPACE(x)       ((x) & 0x80000000)
  36 #define APIC_TASKPRI    0x80
  37 #define         APIC_TPRI_MASK          0xFFu
  38 #define APIC_ARBPRI     0x90
  39 #define         APIC_ARBPRI_MASK        0xFFu
  40 #define APIC_PROCPRI    0xA0
  41 #define APIC_EOI        0xB0
  42 #define         APIC_EIO_ACK            0x0
  43 #define APIC_RRR        0xC0
  44 #define APIC_LDR        0xD0
  45 #define         APIC_LDR_MASK           (0xFFu << 24)
  46 #define         GET_APIC_LOGICAL_ID(x)  (((x) >> 24) & 0xFFu)
  47 #define         SET_APIC_LOGICAL_ID(x)  (((x) << 24))
  48 #define         APIC_ALL_CPUS           0xFFu
  49 #define APIC_DFR        0xE0
  50 #define         APIC_DFR_CLUSTER                0x0FFFFFFFul
  51 #define         APIC_DFR_FLAT                   0xFFFFFFFFul
  52 #define APIC_SPIV       0xF0
  53 #define         APIC_SPIV_DIRECTED_EOI          (1 << 12)
  54 #define         APIC_SPIV_FOCUS_DISABLED        (1 << 9)
  55 #define         APIC_SPIV_APIC_ENABLED          (1 << 8)
  56 #define APIC_ISR        0x100
  57 #define APIC_ISR_NR     0x8     /* Number of 32 bit ISR registers. */
  58 #define APIC_TMR        0x180
  59 #define APIC_IRR        0x200
  60 #define APIC_ESR        0x280
  61 #define         APIC_ESR_SEND_CS        0x00001
  62 #define         APIC_ESR_RECV_CS        0x00002
  63 #define         APIC_ESR_SEND_ACC       0x00004
  64 #define         APIC_ESR_RECV_ACC       0x00008
  65 #define         APIC_ESR_SENDILL        0x00020
  66 #define         APIC_ESR_RECVILL        0x00040
  67 #define         APIC_ESR_ILLREGA        0x00080
  68 #define         APIC_LVTCMCI    0x2f0
  69 #define APIC_ICR        0x300
  70 #define         APIC_DEST_SELF          0x40000
  71 #define         APIC_DEST_ALLINC        0x80000
  72 #define         APIC_DEST_ALLBUT        0xC0000
  73 #define         APIC_ICR_RR_MASK        0x30000
  74 #define         APIC_ICR_RR_INVALID     0x00000
  75 #define         APIC_ICR_RR_INPROG      0x10000
  76 #define         APIC_ICR_RR_VALID       0x20000
  77 #define         APIC_INT_LEVELTRIG      0x08000
  78 #define         APIC_INT_ASSERT         0x04000
  79 #define         APIC_ICR_BUSY           0x01000
  80 #define         APIC_DEST_LOGICAL       0x00800
  81 #define         APIC_DEST_PHYSICAL      0x00000
  82 #define         APIC_DM_FIXED           0x00000
  83 #define         APIC_DM_FIXED_MASK      0x00700
  84 #define         APIC_DM_LOWEST          0x00100
  85 #define         APIC_DM_SMI             0x00200
  86 #define         APIC_DM_REMRD           0x00300
  87 #define         APIC_DM_NMI             0x00400
  88 #define         APIC_DM_INIT            0x00500
  89 #define         APIC_DM_STARTUP         0x00600
  90 #define         APIC_DM_EXTINT          0x00700
  91 #define         APIC_VECTOR_MASK        0x000FF
  92 #define APIC_ICR2       0x310
  93 #define         GET_APIC_DEST_FIELD(x)  (((x) >> 24) & 0xFF)
  94 #define         SET_APIC_DEST_FIELD(x)  ((x) << 24)
  95 #define APIC_LVTT       0x320
  96 #define APIC_LVTTHMR    0x330
  97 #define APIC_LVTPC      0x340
  98 #define APIC_LVT0       0x350
  99 #define         APIC_LVT_TIMER_BASE_MASK        (0x3 << 18)
 100 #define         GET_APIC_TIMER_BASE(x)          (((x) >> 18) & 0x3)
 101 #define         SET_APIC_TIMER_BASE(x)          (((x) << 18))
 102 #define         APIC_TIMER_BASE_CLKIN           0x0
 103 #define         APIC_TIMER_BASE_TMBASE          0x1
 104 #define         APIC_TIMER_BASE_DIV             0x2
 105 #define         APIC_LVT_TIMER_ONESHOT          (0 << 17)
 106 #define         APIC_LVT_TIMER_PERIODIC         (1 << 17)
 107 #define         APIC_LVT_TIMER_TSCDEADLINE      (2 << 17)
 108 #define         APIC_LVT_MASKED                 (1 << 16)
 109 #define         APIC_LVT_LEVEL_TRIGGER          (1 << 15)
 110 #define         APIC_LVT_REMOTE_IRR             (1 << 14)
 111 #define         APIC_INPUT_POLARITY             (1 << 13)
 112 #define         APIC_SEND_PENDING               (1 << 12)
 113 #define         APIC_MODE_MASK                  0x700
 114 #define         GET_APIC_DELIVERY_MODE(x)       (((x) >> 8) & 0x7)
 115 #define         SET_APIC_DELIVERY_MODE(x, y)    (((x) & ~0x700) | ((y) << 8))
 116 #define                 APIC_MODE_FIXED         0x0
 117 #define                 APIC_MODE_NMI           0x4
 118 #define                 APIC_MODE_EXTINT        0x7
 119 #define APIC_LVT1       0x360
 120 #define APIC_LVTERR     0x370
 121 #define APIC_TMICT      0x380
 122 #define APIC_TMCCT      0x390
 123 #define APIC_TDCR       0x3E0
 124 #define APIC_SELF_IPI   0x3F0
 125 #define         APIC_TDR_DIV_TMBASE     (1 << 2)
 126 #define         APIC_TDR_DIV_1          0xB
 127 #define         APIC_TDR_DIV_2          0x0
 128 #define         APIC_TDR_DIV_4          0x1
 129 #define         APIC_TDR_DIV_8          0x2
 130 #define         APIC_TDR_DIV_16         0x3
 131 #define         APIC_TDR_DIV_32         0x8
 132 #define         APIC_TDR_DIV_64         0x9
 133 #define         APIC_TDR_DIV_128        0xA
 134 #define APIC_EFEAT      0x400
 135 #define APIC_ECTRL      0x410
 136 #define APIC_EILVTn(n)  (0x500 + 0x10 * n)
 137 #define         APIC_EILVT_NR_AMD_K8    1       /* # of extended interrupts */
 138 #define         APIC_EILVT_NR_AMD_10H   4
 139 #define         APIC_EILVT_NR_MAX       APIC_EILVT_NR_AMD_10H
 140 #define         APIC_EILVT_LVTOFF(x)    (((x) >> 4) & 0xF)
 141 #define         APIC_EILVT_MSG_FIX      0x0
 142 #define         APIC_EILVT_MSG_SMI      0x2
 143 #define         APIC_EILVT_MSG_NMI      0x4
 144 #define         APIC_EILVT_MSG_EXT      0x7
 145 #define         APIC_EILVT_MASKED       (1 << 16)
 146
 147 #define APIC_BASE (fix_to_virt(FIX_APIC_BASE))
 148 #define APIC_BASE_MSR   0x800
 149 #define XAPIC_ENABLE    (1UL << 11)
 150 #define X2APIC_ENABLE   (1UL << 10)
 151
 152 #else /* CONFIG_XEN */
 153
 154 enum {
 155         APIC_DEST_ALLBUT = 0x1,
 156         APIC_DEST_SELF,
 157         APIC_DEST_ALLINC
 158 };
 159
 160 #endif /* CONFIG_XEN */
 161
 162 #ifdef CONFIG_X86_32
 163 # define MAX_IO_APICS 64
 164 # define MAX_LOCAL_APIC 256
 165 #else
 166 # define MAX_IO_APICS 128
 167 # define MAX_LOCAL_APIC 32768
 168 #endif
 169
 170 #ifndef CONFIG_XEN
 171
 172 /*
 173  * All x86-64 systems are xAPIC compatible.
 174  * In the following, "apicid" is a physical APIC ID.
 175  */
 176 #define XAPIC_DEST_CPUS_SHIFT   4
 177 #define XAPIC_DEST_CPUS_MASK    ((1u << XAPIC_DEST_CPUS_SHIFT) - 1)
 178 #define XAPIC_DEST_CLUSTER_MASK (XAPIC_DEST_CPUS_MASK << XAPIC_DEST_CPUS_SHIFT)
 179 #define APIC_CLUSTER(apicid)    ((apicid) & XAPIC_DEST_CLUSTER_MASK)
 180 #define APIC_CLUSTERID(apicid)  (APIC_CLUSTER(apicid) >> XAPIC_DEST_CPUS_SHIFT)
 181 #define APIC_CPUID(apicid)      ((apicid) & XAPIC_DEST_CPUS_MASK)
 182 #define NUM_APIC_CLUSTERS       ((BAD_APICID + 1) >> XAPIC_DEST_CPUS_SHIFT)
 183
 184 /*
 185  * the local APIC register structure, memory mapped. Not terribly well
 186  * tested, but we might eventually use this one in the future - the
 187  * problem why we cannot use it right now is the P5 APIC, it has an
 188  * errata which cannot take 8-bit reads and writes, only 32-bit ones ...
 189  */
 190 #define u32 unsigned int
 191
 192 struct local_apic {
 193
 194 /*000*/ struct { u32 __reserved[4]; } __reserved_01;
 195
 196 /*010*/ struct { u32 __reserved[4]; } __reserved_02;
 197
 198 /*020*/ struct { /* APIC ID Register */
 199                 u32   __reserved_1      : 24,
 200                         phys_apic_id    :  4,
 201                         __reserved_2    :  4;
 202                 u32 __reserved[3];
 203         } id;
 204
 205 /*030*/ const
 206         struct { /* APIC Version Register */
 207                 u32   version           :  8,
 208                         __reserved_1    :  8,
 209                         max_lvt         :  8,
 210                         __reserved_2    :  8;
 211                 u32 __reserved[3];
 212         } version;
 213
 214 /*040*/ struct { u32 __reserved[4]; } __reserved_03;
 215
 216 /*050*/ struct { u32 __reserved[4]; } __reserved_04;
 217
 218 /*060*/ struct { u32 __reserved[4]; } __reserved_05;
 219
 220 /*070*/ struct { u32 __reserved[4]; } __reserved_06;
 221
 222 /*080*/ struct { /* Task Priority Register */
 223                 u32   priority  :  8,
 224                         __reserved_1    : 24;
 225                 u32 __reserved_2[3];
 226         } tpr;
 227
 228 /*090*/ const
 229         struct { /* Arbitration Priority Register */
 230                 u32   priority  :  8,
 231                         __reserved_1    : 24;
 232                 u32 __reserved_2[3];
 233         } apr;
 234
 235 /*0A0*/ const
 236         struct { /* Processor Priority Register */
 237                 u32   priority  :  8,
 238                         __reserved_1    : 24;
 239                 u32 __reserved_2[3];
 240         } ppr;
 241
 242 /*0B0*/ struct { /* End Of Interrupt Register */
 243                 u32   eoi;
 244                 u32 __reserved[3];
 245         } eoi;
 246
 247 /*0C0*/ struct { u32 __reserved[4]; } __reserved_07;
 248
 249 /*0D0*/ struct { /* Logical Destination Register */
 250                 u32   __reserved_1      : 24,
 251                         logical_dest    :  8;
 252                 u32 __reserved_2[3];
 253         } ldr;
 254
 255 /*0E0*/ struct { /* Destination Format Register */
 256                 u32   __reserved_1      : 28,
 257                         model           :  4;
 258                 u32 __reserved_2[3];
 259         } dfr;
 260
 261 /*0F0*/ struct { /* Spurious Interrupt Vector Register */
 262                 u32     spurious_vector :  8,
 263                         apic_enabled    :  1,
 264                         focus_cpu       :  1,
 265                         __reserved_2    : 22;
 266                 u32 __reserved_3[3];
 267         } svr;
 268
 269 /*100*/ struct { /* In Service Register */
 270 /*170*/         u32 bitfield;
 271                 u32 __reserved[3];
 272         } isr [8];
 273
 274 /*180*/ struct { /* Trigger Mode Register */
 275 /*1F0*/         u32 bitfield;
 276                 u32 __reserved[3];
 277         } tmr [8];
 278
 279 /*200*/ struct { /* Interrupt Request Register */
 280 /*270*/         u32 bitfield;
 281                 u32 __reserved[3];
 282         } irr [8];
 283
 284 /*280*/ union { /* Error Status Register */
 285                 struct {
 286                         u32   send_cs_error                     :  1,
 287                                 receive_cs_error                :  1,
 288                                 send_accept_error               :  1,
 289                                 receive_accept_error            :  1,
 290                                 __reserved_1                    :  1,
 291                                 send_illegal_vector             :  1,
 292                                 receive_illegal_vector          :  1,
 293                                 illegal_register_address        :  1,
 294                                 __reserved_2                    : 24;
 295                         u32 __reserved_3[3];
 296                 } error_bits;
 297                 struct {
 298                         u32 errors;
 299                         u32 __reserved_3[3];
 300                 } all_errors;
 301         } esr;
 302
 303 /*290*/ struct { u32 __reserved[4]; } __reserved_08;
 304
 305 /*2A0*/ struct { u32 __reserved[4]; } __reserved_09;
 306
 307 /*2B0*/ struct { u32 __reserved[4]; } __reserved_10;
 308
 309 /*2C0*/ struct { u32 __reserved[4]; } __reserved_11;
 310
 311 /*2D0*/ struct { u32 __reserved[4]; } __reserved_12;
 312
 313 /*2E0*/ struct { u32 __reserved[4]; } __reserved_13;
 314
 315 /*2F0*/ struct { u32 __reserved[4]; } __reserved_14;
 316
 317 /*300*/ struct { /* Interrupt Command Register 1 */
 318                 u32   vector                    :  8,
 319                         delivery_mode           :  3,
 320                         destination_mode        :  1,
 321                         delivery_status         :  1,
 322                         __reserved_1            :  1,
 323                         level                   :  1,
 324                         trigger                 :  1,
 325                         __reserved_2            :  2,
 326                         shorthand               :  2,
 327                         __reserved_3            :  12;
 328                 u32 __reserved_4[3];
 329         } icr1;
 330
 331 /*310*/ struct { /* Interrupt Command Register 2 */
 332                 union {
 333                         u32   __reserved_1      : 24,
 334                                 phys_dest       :  4,
 335                                 __reserved_2    :  4;
 336                         u32   __reserved_3      : 24,
 337                                 logical_dest    :  8;
 338                 } dest;
 339                 u32 __reserved_4[3];
 340         } icr2;
 341
 342 /*320*/ struct { /* LVT - Timer */
 343                 u32   vector            :  8,
 344                         __reserved_1    :  4,
 345                         delivery_status :  1,
 346                         __reserved_2    :  3,
 347                         mask            :  1,
 348                         timer_mode      :  1,
 349                         __reserved_3    : 14;
 350                 u32 __reserved_4[3];
 351         } lvt_timer;
 352
 353 /*330*/ struct { /* LVT - Thermal Sensor */
 354                 u32  vector             :  8,
 355                         delivery_mode   :  3,
 356                         __reserved_1    :  1,
 357                         delivery_status :  1,
 358                         __reserved_2    :  3,
 359                         mask            :  1,
 360                         __reserved_3    : 15;
 361                 u32 __reserved_4[3];
 362         } lvt_thermal;
 363
 364 /*340*/ struct { /* LVT - Performance Counter */
 365                 u32   vector            :  8,
 366                         delivery_mode   :  3,
 367                         __reserved_1    :  1,
 368                         delivery_status :  1,
 369                         __reserved_2    :  3,
 370                         mask            :  1,
 371                         __reserved_3    : 15;
 372                 u32 __reserved_4[3];
 373         } lvt_pc;
 374
 375 /*350*/ struct { /* LVT - LINT0 */
 376                 u32   vector            :  8,
 377                         delivery_mode   :  3,
 378                         __reserved_1    :  1,
 379                         delivery_status :  1,
 380                         polarity        :  1,
 381                         remote_irr      :  1,
 382                         trigger         :  1,
 383                         mask            :  1,
 384                         __reserved_2    : 15;
 385                 u32 __reserved_3[3];
 386         } lvt_lint0;
 387
 388 /*360*/ struct { /* LVT - LINT1 */
 389                 u32   vector            :  8,
 390                         delivery_mode   :  3,
 391                         __reserved_1    :  1,
 392                         delivery_status :  1,
 393                         polarity        :  1,
 394                         remote_irr      :  1,
 395                         trigger         :  1,
 396                         mask            :  1,
 397                         __reserved_2    : 15;
 398                 u32 __reserved_3[3];
 399         } lvt_lint1;
 400
 401 /*370*/ struct { /* LVT - Error */
 402                 u32   vector            :  8,
 403                         __reserved_1    :  4,
 404                         delivery_status :  1,
 405                         __reserved_2    :  3,
 406                         mask            :  1,
 407                         __reserved_3    : 15;
 408                 u32 __reserved_4[3];
 409         } lvt_error;
 410
 411 /*380*/ struct { /* Timer Initial Count Register */
 412                 u32   initial_count;
 413                 u32 __reserved_2[3];
 414         } timer_icr;
 415
 416 /*390*/ const
 417         struct { /* Timer Current Count Register */
 418                 u32   curr_count;
 419                 u32 __reserved_2[3];
 420         } timer_ccr;
 421
 422 /*3A0*/ struct { u32 __reserved[4]; } __reserved_16;
 423
 424 /*3B0*/ struct { u32 __reserved[4]; } __reserved_17;
 425
 426 /*3C0*/ struct { u32 __reserved[4]; } __reserved_18;
 427
 428 /*3D0*/ struct { u32 __reserved[4]; } __reserved_19;
 429
 430 /*3E0*/ struct { /* Timer Divide Configuration Register */
 431                 u32   divisor           :  4,
 432                         __reserved_1    : 28;
 433                 u32 __reserved_2[3];
 434         } timer_dcr;
 435
 436 /*3F0*/ struct { u32 __reserved[4]; } __reserved_20;
 437
 438 } __attribute__ ((packed));
 439
 440 #undef u32
 441
 442 #endif /* CONFIG_XEN */
 443
 444 #ifdef CONFIG_X86_32
 445  #define BAD_APICID 0xFFu
 446 #else
 447  #define BAD_APICID 0xFFFFu
 448 #endif
 449
 450 enum ioapic_irq_destination_types {
 451         dest_Fixed              = 0,
 452         dest_LowestPrio         = 1,
 453         dest_SMI                = 2,
 454         dest__reserved_1        = 3,
 455         dest_NMI                = 4,
 456         dest_INIT               = 5,
 457         dest__reserved_2        = 6,
 458         dest_ExtINT             = 7
 459 };
 460
 461 #endif /* _ASM_X86_APICDEF_H */