drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include "scsi.h"
  36 #include <scsi/scsi_host.h>
  37 #include <linux/libata.h>
  38 #include <asm/io.h>
  39
  40 #define DRV_NAME        "ahci"
  41 #define DRV_VERSION     "1.00"
  42
  43
  44 enum {
  45         AHCI_PCI_BAR            = 5,
  46         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  47         AHCI_DMA_BOUNDARY       = 0xffffffff,
  48         AHCI_USE_CLUSTERING     = 0,
  49         AHCI_CMD_SLOT_SZ        = 32 * 32,
  50         AHCI_RX_FIS_SZ          = 256,
  51         AHCI_CMD_TBL_HDR        = 0x80,
  52         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  53         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  54                                   AHCI_RX_FIS_SZ,
  55         AHCI_IRQ_ON_SG          = (1 << 31),
  56         AHCI_CMD_ATAPI          = (1 << 5),
  57         AHCI_CMD_WRITE          = (1 << 6),
  58
  59         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  60
  61         board_ahci              = 0,
  62
  63         /* global controller registers */
  64         HOST_CAP                = 0x00, /* host capabilities */
  65         HOST_CTL                = 0x04, /* global host control */
  66         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  67         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  68         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  69
  70         /* HOST_CTL bits */
  71         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  72         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  73         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  74
  75         /* HOST_CAP bits */
  76         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  77
  78         /* registers for each SATA port */
  79         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  80         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  81         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  82         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  83         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  84         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  85         PORT_CMD                = 0x18, /* port command */
  86         PORT_TFDATA             = 0x20, /* taskfile data */
  87         PORT_SIG                = 0x24, /* device TF signature */
  88         PORT_CMD_ISSUE          = 0x38, /* command issue */
  89         PORT_SCR                = 0x28, /* SATA phy register block */
  90         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  91         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  92         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  93         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  94
  95         /* PORT_IRQ_{STAT,MASK} bits */
  96         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  97         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
  98         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
  99         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 100         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 101         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 102         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 103         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 104
 105         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 106         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 107         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 108         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 109         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 110         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 111         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 112         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 113         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 114
 115         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 116                                   PORT_IRQ_HBUS_ERR |
 117                                   PORT_IRQ_HBUS_DATA_ERR |
 118                                   PORT_IRQ_IF_ERR,
 119         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 120                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 121                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 122                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 123                                   PORT_IRQ_D2H_REG_FIS,
 124
 125         /* PORT_CMD bits */
 126         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 127         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 128         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 129         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 130         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 131         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 132
 133         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 134         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 135         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 136 };
 137
 138 struct ahci_cmd_hdr {
 139         u32                     opts;
 140         u32                     status;
 141         u32                     tbl_addr;
 142         u32                     tbl_addr_hi;
 143         u32                     reserved[4];
 144 };
 145
 146 struct ahci_sg {
 147         u32                     addr;
 148         u32                     addr_hi;
 149         u32                     reserved;
 150         u32                     flags_size;
 151 };
 152
 153 struct ahci_host_priv {
 154         unsigned long           flags;
 155         u32                     cap;    /* cache of HOST_CAP register */
 156         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 157 };
 158
 159 struct ahci_port_priv {
 160         struct ahci_cmd_hdr     *cmd_slot;
 161         dma_addr_t              cmd_slot_dma;
 162         void                    *cmd_tbl;
 163         dma_addr_t              cmd_tbl_dma;
 164         struct ahci_sg          *cmd_tbl_sg;
 165         void                    *rx_fis;
 166         dma_addr_t              rx_fis_dma;
 167 };
 168
 169 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 170 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 171 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 172 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 173 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 174 static void ahci_phy_reset(struct ata_port *ap);
 175 static void ahci_irq_clear(struct ata_port *ap);
 176 static void ahci_eng_timeout(struct ata_port *ap);
 177 static int ahci_port_start(struct ata_port *ap);
 178 static void ahci_port_stop(struct ata_port *ap);
 179 static void ahci_host_stop(struct ata_host_set *host_set);
 180 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 181 static u8 ahci_check_status(struct ata_port *ap);
 182 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 183
 184 static Scsi_Host_Template ahci_sht = {
 185         .module                 = THIS_MODULE,
 186         .name                   = DRV_NAME,
 187         .ioctl                  = ata_scsi_ioctl,
 188         .queuecommand           = ata_scsi_queuecmd,
 189         .eh_strategy_handler    = ata_scsi_error,
 190         .can_queue              = ATA_DEF_QUEUE,
 191         .this_id                = ATA_SHT_THIS_ID,
 192         .sg_tablesize           = AHCI_MAX_SG,
 193         .max_sectors            = ATA_MAX_SECTORS,
 194         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 195         .emulated               = ATA_SHT_EMULATED,
 196         .use_clustering         = AHCI_USE_CLUSTERING,
 197         .proc_name              = DRV_NAME,
 198         .dma_boundary           = AHCI_DMA_BOUNDARY,
 199         .slave_configure        = ata_scsi_slave_config,
 200         .bios_param             = ata_std_bios_param,
 201 };
 202
 203 static struct ata_port_operations ahci_ops = {
 204         .port_disable           = ata_port_disable,
 205
 206         .check_status           = ahci_check_status,
 207         .dev_select             = ata_noop_dev_select,
 208
 209         .phy_reset              = ahci_phy_reset,
 210
 211         .qc_prep                = ahci_qc_prep,
 212         .qc_issue               = ahci_qc_issue,
 213
 214         .eng_timeout            = ahci_eng_timeout,
 215
 216         .irq_handler            = ahci_interrupt,
 217         .irq_clear              = ahci_irq_clear,
 218
 219         .scr_read               = ahci_scr_read,
 220         .scr_write              = ahci_scr_write,
 221
 222         .port_start             = ahci_port_start,
 223         .port_stop              = ahci_port_stop,
 224         .host_stop              = ahci_host_stop,
 225 };
 226
 227 static struct ata_port_info ahci_port_info[] = {
 228         /* board_ahci */
 229         {
 230                 .sht            = &ahci_sht,
 231                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 232                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 233                                   ATA_FLAG_PIO_DMA,
 234                 .pio_mask       = 0x03, /* pio3-4 */
 235                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 236                 .port_ops       = &ahci_ops,
 237         },
 238 };
 239
 240 static struct pci_device_id ahci_pci_tbl[] = {
 241         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 242           board_ahci }, /* ICH6 */
 243         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 244           board_ahci }, /* ICH6M */
 245         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 246           board_ahci }, /* ICH7 */
 247         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 248           board_ahci }, /* ICH7M */
 249         { }     /* terminate list */
 250 };
 251
 252
 253 static struct pci_driver ahci_pci_driver = {
 254         .name                   = DRV_NAME,
 255         .id_table               = ahci_pci_tbl,
 256         .probe                  = ahci_init_one,
 257         .remove                 = ata_pci_remove_one,
 258 };
 259
 260
 261 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 262 {
 263         return base + 0x100 + (port * 0x80);
 264 }
 265
 266 static inline void *ahci_port_base (void *base, unsigned int port)
 267 {
 268         return (void *) ahci_port_base_ul((unsigned long)base, port);
 269 }
 270
 271 static void ahci_host_stop(struct ata_host_set *host_set)
 272 {
 273         struct ahci_host_priv *hpriv = host_set->private_data;
 274         kfree(hpriv);
 275 }
 276
 277 static int ahci_port_start(struct ata_port *ap)
 278 {
 279         struct device *dev = ap->host_set->dev;
 280         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 281         struct ahci_port_priv *pp;
 282         int rc;
 283         void *mem, *mmio = ap->host_set->mmio_base;
 284         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 285         dma_addr_t mem_dma;
 286
 287         rc = ata_port_start(ap);
 288         if (rc)
 289                 return rc;
 290
 291         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 292         if (!pp) {
 293                 rc = -ENOMEM;
 294                 goto err_out;
 295         }
 296         memset(pp, 0, sizeof(*pp));
 297
 298         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 299         if (!mem) {
 300                 rc = -ENOMEM;
 301                 goto err_out_kfree;
 302         }
 303         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 304
 305         /*
 306          * First item in chunk of DMA memory: 32-slot command table,
 307          * 32 bytes each in size
 308          */
 309         pp->cmd_slot = mem;
 310         pp->cmd_slot_dma = mem_dma;
 311
 312         mem += AHCI_CMD_SLOT_SZ;
 313         mem_dma += AHCI_CMD_SLOT_SZ;
 314
 315         /*
 316          * Second item: Received-FIS area
 317          */
 318         pp->rx_fis = mem;
 319         pp->rx_fis_dma = mem_dma;
 320
 321         mem += AHCI_RX_FIS_SZ;
 322         mem_dma += AHCI_RX_FIS_SZ;
 323
 324         /*
 325          * Third item: data area for storing a single command
 326          * and its scatter-gather table
 327          */
 328         pp->cmd_tbl = mem;
 329         pp->cmd_tbl_dma = mem_dma;
 330
 331         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 332
 333         ap->private_data = pp;
 334
 335         if (hpriv->cap & HOST_CAP_64)
 336                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 337         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 338         readl(port_mmio + PORT_LST_ADDR); /* flush */
 339
 340         if (hpriv->cap & HOST_CAP_64)
 341                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 342         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 343         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 344
 345         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 346                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 347                PORT_CMD_START, port_mmio + PORT_CMD);
 348         readl(port_mmio + PORT_CMD); /* flush */
 349
 350         return 0;
 351
 352 err_out_kfree:
 353         kfree(pp);
 354 err_out:
 355         ata_port_stop(ap);
 356         return rc;
 357 }
 358
 359
 360 static void ahci_port_stop(struct ata_port *ap)
 361 {
 362         struct device *dev = ap->host_set->dev;
 363         struct ahci_port_priv *pp = ap->private_data;
 364         void *mmio = ap->host_set->mmio_base;
 365         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 366         u32 tmp;
 367
 368         tmp = readl(port_mmio + PORT_CMD);
 369         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 370         writel(tmp, port_mmio + PORT_CMD);
 371         readl(port_mmio + PORT_CMD); /* flush */
 372
 373         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 374          * this is slightly incorrect.
 375          */
 376         msleep(500);
 377
 378         ap->private_data = NULL;
 379         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 380                           pp->cmd_slot, pp->cmd_slot_dma);
 381         kfree(pp);
 382         ata_port_stop(ap);
 383 }
 384
 385 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 386 {
 387         unsigned int sc_reg;
 388
 389         switch (sc_reg_in) {
 390         case SCR_STATUS:        sc_reg = 0; break;
 391         case SCR_CONTROL:       sc_reg = 1; break;
 392         case SCR_ERROR:         sc_reg = 2; break;
 393         case SCR_ACTIVE:        sc_reg = 3; break;
 394         default:
 395                 return 0xffffffffU;
 396         }
 397
 398         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 399 }
 400
 401
 402 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 403                                u32 val)
 404 {
 405         unsigned int sc_reg;
 406
 407         switch (sc_reg_in) {
 408         case SCR_STATUS:        sc_reg = 0; break;
 409         case SCR_CONTROL:       sc_reg = 1; break;
 410         case SCR_ERROR:         sc_reg = 2; break;
 411         case SCR_ACTIVE:        sc_reg = 3; break;
 412         default:
 413                 return;
 414         }
 415
 416         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 417 }
 418
 419 static void ahci_phy_reset(struct ata_port *ap)
 420 {
 421         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 422         struct ata_taskfile tf;
 423         struct ata_device *dev = &ap->device[0];
 424         u32 tmp;
 425
 426         __sata_phy_reset(ap);
 427
 428         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 429                 return;
 430
 431         tmp = readl(port_mmio + PORT_SIG);
 432         tf.lbah         = (tmp >> 24)   & 0xff;
 433         tf.lbam         = (tmp >> 16)   & 0xff;
 434         tf.lbal         = (tmp >> 8)    & 0xff;
 435         tf.nsect        = (tmp)         & 0xff;
 436
 437         dev->class = ata_dev_classify(&tf);
 438         if (!ata_dev_present(dev))
 439                 ata_port_disable(ap);
 440 }
 441
 442 static u8 ahci_check_status(struct ata_port *ap)
 443 {
 444         void *mmio = (void *) ap->ioaddr.cmd_addr;
 445
 446         return readl(mmio + PORT_TFDATA) & 0xFF;
 447 }
 448
 449 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 450 {
 451         struct ahci_port_priv *pp = qc->ap->private_data;
 452         unsigned int i;
 453
 454         VPRINTK("ENTER\n");
 455
 456         /*
 457          * Next, the S/G list.
 458          */
 459         for (i = 0; i < qc->n_elem; i++) {
 460                 u32 sg_len;
 461                 dma_addr_t addr;
 462
 463                 addr = sg_dma_address(&qc->sg[i]);
 464                 sg_len = sg_dma_len(&qc->sg[i]);
 465
 466                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 467                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 468                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 469         }
 470 }
 471
 472 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 473 {
 474         struct ahci_port_priv *pp = qc->ap->private_data;
 475         u32 opts;
 476         const u32 cmd_fis_len = 5; /* five dwords */
 477
 478         /*
 479          * Fill in command slot information (currently only one slot,
 480          * slot 0, is currently since we don't do queueing)
 481          */
 482
 483         opts = (qc->n_elem << 16) | cmd_fis_len;
 484         if (qc->tf.flags & ATA_TFLAG_WRITE)
 485                 opts |= AHCI_CMD_WRITE;
 486
 487         switch (qc->tf.protocol) {
 488         case ATA_PROT_ATAPI:
 489         case ATA_PROT_ATAPI_NODATA:
 490         case ATA_PROT_ATAPI_DMA:
 491                 opts |= AHCI_CMD_ATAPI;
 492                 break;
 493
 494         default:
 495                 /* do nothing */
 496                 break;
 497         }
 498
 499         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 500         pp->cmd_slot[0].status = 0;
 501         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 502         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 503
 504         /*
 505          * Fill in command table information.  First, the header,
 506          * a SATA Register - Host to Device command FIS.
 507          */
 508         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 509
 510         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 511                 return;
 512
 513         ahci_fill_sg(qc);
 514 }
 515
 516 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 517 {
 518         void *mmio = ap->host_set->mmio_base;
 519         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 520         u32 tmp;
 521         int work;
 522
 523         /* stop DMA */
 524         tmp = readl(port_mmio + PORT_CMD);
 525         tmp &= PORT_CMD_START | PORT_CMD_FIS_RX;
 526         writel(tmp, port_mmio + PORT_CMD);
 527
 528         /* wait for engine to stop.  TODO: this could be
 529          * as long as 500 msec
 530          */
 531         work = 1000;
 532         while (work-- > 0) {
 533                 tmp = readl(port_mmio + PORT_CMD);
 534                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 535                         break;
 536                 udelay(10);
 537         }
 538
 539         /* clear SATA phy error, if any */
 540         tmp = readl(port_mmio + PORT_SCR_ERR);
 541         writel(tmp, port_mmio + PORT_SCR_ERR);
 542
 543         /* if DRQ/BSY is set, device needs to be reset.
 544          * if so, issue COMRESET
 545          */
 546         tmp = readl(port_mmio + PORT_TFDATA);
 547         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 548                 writel(0x301, port_mmio + PORT_SCR_CTL);
 549                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 550                 udelay(10);
 551                 writel(0x300, port_mmio + PORT_SCR_CTL);
 552                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 553         }
 554
 555         /* re-start DMA */
 556         tmp = readl(port_mmio + PORT_CMD);
 557         tmp |= PORT_CMD_START | PORT_CMD_FIS_RX;
 558         writel(tmp, port_mmio + PORT_CMD);
 559         readl(port_mmio + PORT_CMD); /* flush */
 560
 561         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->port_no);
 562 }
 563
 564 static void ahci_eng_timeout(struct ata_port *ap)
 565 {
 566         void *mmio = ap->host_set->mmio_base;
 567         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 568         struct ata_queued_cmd *qc;
 569
 570         DPRINTK("ENTER\n");
 571
 572         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 573
 574         qc = ata_qc_from_tag(ap, ap->active_tag);
 575         if (!qc) {
 576                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 577                        ap->id);
 578         } else {
 579                 /* hack alert!  We cannot use the supplied completion
 580                  * function from inside the ->eh_strategy_handler() thread.
 581                  * libata is the only user of ->eh_strategy_handler() in
 582                  * any kernel, so the default scsi_done() assumes it is
 583                  * not being called from the SCSI EH.
 584                  */
 585                 qc->scsidone = scsi_finish_command;
 586                 ata_qc_complete(qc, ATA_ERR);
 587         }
 588
 589 }
 590
 591 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 592 {
 593         void *mmio = ap->host_set->mmio_base;
 594         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 595         u32 status, serr, ci;
 596
 597         serr = readl(port_mmio + PORT_SCR_ERR);
 598         writel(serr, port_mmio + PORT_SCR_ERR);
 599
 600         status = readl(port_mmio + PORT_IRQ_STAT);
 601         writel(status, port_mmio + PORT_IRQ_STAT);
 602
 603         ci = readl(port_mmio + PORT_CMD_ISSUE);
 604         if (likely((ci & 0x1) == 0)) {
 605                 if (qc) {
 606                         ata_qc_complete(qc, 0);
 607                         qc = NULL;
 608                 }
 609         }
 610
 611         if (status & PORT_IRQ_FATAL) {
 612                 ahci_intr_error(ap, status);
 613                 if (qc)
 614                         ata_qc_complete(qc, ATA_ERR);
 615         }
 616
 617         return 1;
 618 }
 619
 620 static void ahci_irq_clear(struct ata_port *ap)
 621 {
 622         /* TODO */
 623 }
 624
 625 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 626 {
 627         struct ata_host_set *host_set = dev_instance;
 628         struct ahci_host_priv *hpriv;
 629         unsigned int i, handled = 0;
 630         void *mmio;
 631         u32 irq_stat, irq_ack = 0;
 632
 633         VPRINTK("ENTER\n");
 634
 635         hpriv = host_set->private_data;
 636         mmio = host_set->mmio_base;
 637
 638         /* sigh.  0xffffffff is a valid return from h/w */
 639         irq_stat = readl(mmio + HOST_IRQ_STAT);
 640         irq_stat &= hpriv->port_map;
 641         if (!irq_stat)
 642                 return IRQ_NONE;
 643
 644         spin_lock(&host_set->lock);
 645
 646         for (i = 0; i < host_set->n_ports; i++) {
 647                 struct ata_port *ap;
 648                 u32 tmp;
 649
 650                 VPRINTK("port %u\n", i);
 651                 ap = host_set->ports[i];
 652                 tmp = irq_stat & (1 << i);
 653                 if (tmp && ap) {
 654                         struct ata_queued_cmd *qc;
 655                         qc = ata_qc_from_tag(ap, ap->active_tag);
 656                         if (ahci_host_intr(ap, qc))
 657                                 irq_ack |= (1 << i);
 658                 }
 659         }
 660
 661         if (irq_ack) {
 662                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 663                 handled = 1;
 664         }
 665
 666         spin_unlock(&host_set->lock);
 667
 668         VPRINTK("EXIT\n");
 669
 670         return IRQ_RETVAL(handled);
 671 }
 672
 673 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 674 {
 675         struct ata_port *ap = qc->ap;
 676         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 677
 678         writel(1, port_mmio + PORT_SCR_ACT);
 679         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 680
 681         writel(1, port_mmio + PORT_CMD_ISSUE);
 682         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 683
 684         return 0;
 685 }
 686
 687 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 688                             unsigned int port_idx)
 689 {
 690         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 691         base = ahci_port_base_ul(base, port_idx);
 692         VPRINTK("base now==0x%lx\n", base);
 693
 694         port->cmd_addr          = base;
 695         port->scr_addr          = base + PORT_SCR;
 696
 697         VPRINTK("EXIT\n");
 698 }
 699
 700 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 701 {
 702         struct ahci_host_priv *hpriv = probe_ent->private_data;
 703         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 704         void __iomem *mmio = probe_ent->mmio_base;
 705         u32 tmp, cap_save;
 706         u16 tmp16;
 707         unsigned int i, j, using_dac;
 708         int rc;
 709         void __iomem *port_mmio;
 710
 711         cap_save = readl(mmio + HOST_CAP);
 712         cap_save &= ( (1<<28) | (1<<17) );
 713         cap_save |= (1 << 27);
 714
 715         /* global controller reset */
 716         tmp = readl(mmio + HOST_CTL);
 717         if ((tmp & HOST_RESET) == 0) {
 718                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 719                 readl(mmio + HOST_CTL); /* flush */
 720         }
 721
 722         /* reset must complete within 1 second, or
 723          * the hardware should be considered fried.
 724          */
 725         ssleep(1);
 726
 727         tmp = readl(mmio + HOST_CTL);
 728         if (tmp & HOST_RESET) {
 729                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 730                         pci_name(pdev), tmp);
 731                 return -EIO;
 732         }
 733
 734         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 735         (void) readl(mmio + HOST_CTL);  /* flush */
 736         writel(cap_save, mmio + HOST_CAP);
 737         writel(0xf, mmio + HOST_PORTS_IMPL);
 738         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 739
 740         pci_read_config_word(pdev, 0x92, &tmp16);
 741         tmp16 |= 0xf;
 742         pci_write_config_word(pdev, 0x92, tmp16);
 743
 744         hpriv->cap = readl(mmio + HOST_CAP);
 745         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 746         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 747
 748         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 749                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 750
 751         using_dac = hpriv->cap & HOST_CAP_64;
 752         if (using_dac &&
 753             !pci_set_dma_mask(pdev, 0xffffffffffffffffULL)) {
 754                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffffffffffULL);
 755                 if (rc) {
 756                         rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 757                         if (rc) {
 758                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 759                                         pci_name(pdev));
 760                                 return rc;
 761                         }
 762                 }
 763
 764                 hpriv->flags |= HOST_CAP_64;
 765         } else {
 766                 rc = pci_set_dma_mask(pdev, 0xffffffffULL);
 767                 if (rc) {
 768                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 769                                 pci_name(pdev));
 770                         return rc;
 771                 }
 772                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 773                 if (rc) {
 774                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 775                                 pci_name(pdev));
 776                         return rc;
 777                 }
 778         }
 779
 780         for (i = 0; i < probe_ent->n_ports; i++) {
 781 #if 0 /* BIOSen initialize this incorrectly */
 782                 if (!(hpriv->port_map & (1 << i)))
 783                         continue;
 784 #endif
 785
 786                 port_mmio = ahci_port_base(mmio, i);
 787                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 788
 789                 ahci_setup_port(&probe_ent->port[i],
 790                                 (unsigned long) mmio, i);
 791
 792                 /* make sure port is not active */
 793                 tmp = readl(port_mmio + PORT_CMD);
 794                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 795                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 796                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 797                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 798                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 799                         writel(tmp, port_mmio + PORT_CMD);
 800                         readl(port_mmio + PORT_CMD); /* flush */
 801
 802                         /* spec says 500 msecs for each bit, so
 803                          * this is slightly incorrect.
 804                          */
 805                         msleep(500);
 806                 }
 807
 808                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 809
 810                 j = 0;
 811                 while (j < 100) {
 812                         msleep(10);
 813                         tmp = readl(port_mmio + PORT_SCR_STAT);
 814                         if ((tmp & 0xf) == 0x3)
 815                                 break;
 816                         j++;
 817                 }
 818
 819                 tmp = readl(port_mmio + PORT_SCR_ERR);
 820                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 821                 writel(tmp, port_mmio + PORT_SCR_ERR);
 822
 823                 /* ack any pending irq events for this port */
 824                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 825                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 826                 if (tmp)
 827                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 828
 829                 writel(1 << i, mmio + HOST_IRQ_STAT);
 830
 831                 /* set irq mask (enables interrupts) */
 832                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 833         }
 834
 835         tmp = readl(mmio + HOST_CTL);
 836         VPRINTK("HOST_CTL 0x%x\n", tmp);
 837         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 838         tmp = readl(mmio + HOST_CTL);
 839         VPRINTK("HOST_CTL 0x%x\n", tmp);
 840
 841         pci_set_master(pdev);
 842
 843         return 0;
 844 }
 845
 846 /* move to PCI layer, integrate w/ MSI stuff */
 847 static void pci_enable_intx(struct pci_dev *pdev)
 848 {
 849         u16 pci_command;
 850
 851         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 852         if (pci_command & PCI_COMMAND_INTX_DISABLE) {
 853                 pci_command &= ~PCI_COMMAND_INTX_DISABLE;
 854                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 855         }
 856 }
 857
 858 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 859 {
 860         struct ahci_host_priv *hpriv = probe_ent->private_data;
 861         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 862         void *mmio = probe_ent->mmio_base;
 863         u32 vers, cap, impl, speed;
 864         const char *speed_s;
 865         u16 cc;
 866         const char *scc_s;
 867
 868         vers = readl(mmio + HOST_VERSION);
 869         cap = hpriv->cap;
 870         impl = hpriv->port_map;
 871
 872         speed = (cap >> 20) & 0xf;
 873         if (speed == 1)
 874                 speed_s = "1.5";
 875         else if (speed == 2)
 876                 speed_s = "3";
 877         else
 878                 speed_s = "?";
 879
 880         pci_read_config_word(pdev, 0x0a, &cc);
 881         if (cc == 0x0101)
 882                 scc_s = "IDE";
 883         else if (cc == 0x0106)
 884                 scc_s = "SATA";
 885         else if (cc == 0x0104)
 886                 scc_s = "RAID";
 887         else
 888                 scc_s = "unknown";
 889
 890         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 891                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 892                 ,
 893                 pci_name(pdev),
 894
 895                 (vers >> 24) & 0xff,
 896                 (vers >> 16) & 0xff,
 897                 (vers >> 8) & 0xff,
 898                 vers & 0xff,
 899
 900                 ((cap >> 8) & 0x1f) + 1,
 901                 (cap & 0x1f) + 1,
 902                 speed_s,
 903                 impl,
 904                 scc_s);
 905
 906         printk(KERN_INFO DRV_NAME "(%s) flags: "
 907                 "%s%s%s%s%s%s"
 908                 "%s%s%s%s%s%s%s\n"
 909                 ,
 910                 pci_name(pdev),
 911
 912                 cap & (1 << 31) ? "64bit " : "",
 913                 cap & (1 << 30) ? "ncq " : "",
 914                 cap & (1 << 28) ? "ilck " : "",
 915                 cap & (1 << 27) ? "stag " : "",
 916                 cap & (1 << 26) ? "pm " : "",
 917                 cap & (1 << 25) ? "led " : "",
 918
 919                 cap & (1 << 24) ? "clo " : "",
 920                 cap & (1 << 19) ? "nz " : "",
 921                 cap & (1 << 18) ? "only " : "",
 922                 cap & (1 << 17) ? "pmp " : "",
 923                 cap & (1 << 15) ? "pio " : "",
 924                 cap & (1 << 14) ? "slum " : "",
 925                 cap & (1 << 13) ? "part " : ""
 926                 );
 927 }
 928
 929 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 930 {
 931         static int printed_version;
 932         struct ata_probe_ent *probe_ent = NULL;
 933         struct ahci_host_priv *hpriv;
 934         unsigned long base;
 935         void *mmio_base;
 936         unsigned int board_idx = (unsigned int) ent->driver_data;
 937         int rc;
 938
 939         VPRINTK("ENTER\n");
 940
 941         if (!printed_version++)
 942                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 943
 944         rc = pci_enable_device(pdev);
 945         if (rc)
 946                 return rc;
 947
 948         rc = pci_request_regions(pdev, DRV_NAME);
 949         if (rc)
 950                 goto err_out;
 951
 952         pci_enable_intx(pdev);
 953
 954         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 955         if (probe_ent == NULL) {
 956                 rc = -ENOMEM;
 957                 goto err_out_regions;
 958         }
 959
 960         memset(probe_ent, 0, sizeof(*probe_ent));
 961         probe_ent->dev = pci_dev_to_dev(pdev);
 962         INIT_LIST_HEAD(&probe_ent->node);
 963
 964         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
 965                             pci_resource_len(pdev, AHCI_PCI_BAR));
 966         if (mmio_base == NULL) {
 967                 rc = -ENOMEM;
 968                 goto err_out_free_ent;
 969         }
 970         base = (unsigned long) mmio_base;
 971
 972         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
 973         if (!hpriv) {
 974                 rc = -ENOMEM;
 975                 goto err_out_iounmap;
 976         }
 977         memset(hpriv, 0, sizeof(*hpriv));
 978
 979         probe_ent->sht          = ahci_port_info[board_idx].sht;
 980         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
 981         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
 982         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
 983         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
 984
 985         probe_ent->irq = pdev->irq;
 986         probe_ent->irq_flags = SA_SHIRQ;
 987         probe_ent->mmio_base = mmio_base;
 988         probe_ent->private_data = hpriv;
 989
 990         /* initialize adapter */
 991         rc = ahci_host_init(probe_ent);
 992         if (rc)
 993                 goto err_out_hpriv;
 994
 995         ahci_print_info(probe_ent);
 996
 997         /* FIXME: check ata_device_add return value */
 998         ata_device_add(probe_ent);
 999         kfree(probe_ent);
1000
1001         return 0;
1002
1003 err_out_hpriv:
1004         kfree(hpriv);
1005 err_out_iounmap:
1006         iounmap(mmio_base);
1007 err_out_free_ent:
1008         kfree(probe_ent);
1009 err_out_regions:
1010         pci_release_regions(pdev);
1011 err_out:
1012         pci_disable_device(pdev);
1013         return rc;
1014 }
1015
1016
1017 static int __init ahci_init(void)
1018 {
1019         return pci_module_init(&ahci_pci_driver);
1020 }
1021
1022
1023 static void __exit ahci_exit(void)
1024 {
1025         pci_unregister_driver(&ahci_pci_driver);
1026 }
1027
1028
1029 MODULE_AUTHOR("Jeff Garzik");
1030 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1031 MODULE_LICENSE("GPL");
1032 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1033
1034 module_init(ahci_init);
1035 module_exit(ahci_exit);