drivers/net/ethernet/marvell/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/ip.h>
  37 #include <linux/slab.h>
  38 #include <net/ip.h>
  39 #include <linux/tcp.h>
  40 #include <linux/in.h>
  41 #include <linux/delay.h>
  42 #include <linux/workqueue.h>
  43 #include <linux/if_vlan.h>
  44 #include <linux/prefetch.h>
  45 #include <linux/debugfs.h>
  46 #include <linux/mii.h>
  47
  48 #include <asm/irq.h>
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.30"
  54
  55 /*
  56  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  57  * that are organized into three (receive, transmit, status) different rings
  58  * similar to Tigon3.
  59  */
  60
  61 #define RX_LE_SIZE              1024
  62 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  63 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  64 #define RX_DEF_PENDING          RX_MAX_PENDING
  65
  66 /* This is the worst case number of transmit list elements for a single skb:
  67    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  68 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  69 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  70 #define TX_MAX_PENDING          1024
  71 #define TX_DEF_PENDING          63
  72
  73 #define TX_WATCHDOG             (5 * HZ)
  74 #define NAPI_WEIGHT             64
  75 #define PHY_RETRIES             1000
  76
  77 #define SKY2_EEPROM_MAGIC       0x9955aabb
  78
  79 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
  80
  81 static const u32 default_msg =
  82     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  83     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  84     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  85
  86 static int debug = -1;          /* defaults above */
  87 module_param(debug, int, 0);
  88 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  89
  90 static int copybreak __read_mostly = 128;
  91 module_param(copybreak, int, 0);
  92 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  93
  94 static int disable_msi = 0;
  95 module_param(disable_msi, int, 0);
  96 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  97
  98 static int legacy_pme = 0;
  99 module_param(legacy_pme, int, 0);
 100 MODULE_PARM_DESC(legacy_pme, "Legacy power management");
 101
 102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 144         { 0 }
 145 };
 146
 147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 148
 149 /* Avoid conditionals by using array */
 150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 153
 154 static void sky2_set_multicast(struct net_device *dev);
 155 static irqreturn_t sky2_intr(int irq, void *dev_id);
 156
 157 /* Access to PHY via serial interconnect */
 158 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 159 {
 160         int i;
 161
 162         gma_write16(hw, port, GM_SMI_DATA, val);
 163         gma_write16(hw, port, GM_SMI_CTRL,
 164                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 165
 166         for (i = 0; i < PHY_RETRIES; i++) {
 167                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 168                 if (ctrl == 0xffff)
 169                         goto io_error;
 170
 171                 if (!(ctrl & GM_SMI_CT_BUSY))
 172                         return 0;
 173
 174                 udelay(10);
 175         }
 176
 177         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
 178         return -ETIMEDOUT;
 179
 180 io_error:
 181         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 182         return -EIO;
 183 }
 184
 185 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 186 {
 187         int i;
 188
 189         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 190                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 191
 192         for (i = 0; i < PHY_RETRIES; i++) {
 193                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 194                 if (ctrl == 0xffff)
 195                         goto io_error;
 196
 197                 if (ctrl & GM_SMI_CT_RD_VAL) {
 198                         *val = gma_read16(hw, port, GM_SMI_DATA);
 199                         return 0;
 200                 }
 201
 202                 udelay(10);
 203         }
 204
 205         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 206         return -ETIMEDOUT;
 207 io_error:
 208         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 209         return -EIO;
 210 }
 211
 212 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 213 {
 214         u16 v;
 215         __gm_phy_read(hw, port, reg, &v);
 216         return v;
 217 }
 218
 219
 220 static void sky2_power_on(struct sky2_hw *hw)
 221 {
 222         /* switch power to VCC (WA for VAUX problem) */
 223         sky2_write8(hw, B0_POWER_CTRL,
 224                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 225
 226         /* disable Core Clock Division, */
 227         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 228
 229         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 230                 /* enable bits are inverted */
 231                 sky2_write8(hw, B2_Y2_CLK_GATE,
 232                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 233                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 234                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 235         else
 236                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 237
 238         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 239                 u32 reg;
 240
 241                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 242
 243                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 244                 /* set all bits to 0 except bits 15..12 and 8 */
 245                 reg &= P_ASPM_CONTROL_MSK;
 246                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 247
 248                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 249                 /* set all bits to 0 except bits 28 & 27 */
 250                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 251                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 252
 253                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 254
 255                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 256
 257                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 258                 reg = sky2_read32(hw, B2_GP_IO);
 259                 reg |= GLB_GPIO_STAT_RACE_DIS;
 260                 sky2_write32(hw, B2_GP_IO, reg);
 261
 262                 sky2_read32(hw, B2_GP_IO);
 263         }
 264
 265         /* Turn on "driver loaded" LED */
 266         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 267 }
 268
 269 static void sky2_power_aux(struct sky2_hw *hw)
 270 {
 271         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 272                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 273         else
 274                 /* enable bits are inverted */
 275                 sky2_write8(hw, B2_Y2_CLK_GATE,
 276                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 277                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 278                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 279
 280         /* switch power to VAUX if supported and PME from D3cold */
 281         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 282              pci_pme_capable(hw->pdev, PCI_D3cold))
 283                 sky2_write8(hw, B0_POWER_CTRL,
 284                             (PC_VAUX_ENA | PC_VCC_ENA |
 285                              PC_VAUX_ON | PC_VCC_OFF));
 286
 287         /* turn off "driver loaded LED" */
 288         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 289 }
 290
 291 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 292 {
 293         u16 reg;
 294
 295         /* disable all GMAC IRQ's */
 296         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 297
 298         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 299         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 301         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 302
 303         reg = gma_read16(hw, port, GM_RX_CTRL);
 304         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 305         gma_write16(hw, port, GM_RX_CTRL, reg);
 306 }
 307
 308 /* flow control to advertise bits */
 309 static const u16 copper_fc_adv[] = {
 310         [FC_NONE]       = 0,
 311         [FC_TX]         = PHY_M_AN_ASP,
 312         [FC_RX]         = PHY_M_AN_PC,
 313         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 314 };
 315
 316 /* flow control to advertise bits when using 1000BaseX */
 317 static const u16 fiber_fc_adv[] = {
 318         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 319         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 320         [FC_RX]   = PHY_M_P_SYM_MD_X,
 321         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 322 };
 323
 324 /* flow control to GMA disable bits */
 325 static const u16 gm_fc_disable[] = {
 326         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 327         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 328         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 329         [FC_BOTH] = 0,
 330 };
 331
 332
 333 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 334 {
 335         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 336         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 337
 338         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 339             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 340                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 341
 342                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 343                            PHY_M_EC_MAC_S_MSK);
 344                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 345
 346                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 347                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 348                         /* set downshift counter to 3x and enable downshift */
 349                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 350                 else
 351                         /* set master & slave downshift counter to 1x */
 352                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 353
 354                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 355         }
 356
 357         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 358         if (sky2_is_copper(hw)) {
 359                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 360                         /* enable automatic crossover */
 361                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 362
 363                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 364                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 365                                 u16 spec;
 366
 367                                 /* Enable Class A driver for FE+ A0 */
 368                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 369                                 spec |= PHY_M_FESC_SEL_CL_A;
 370                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 371                         }
 372                 } else {
 373                         /* disable energy detect */
 374                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 375
 376                         /* enable automatic crossover */
 377                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 378
 379                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 380                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 381                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 382                                 /* set downshift counter to 3x and enable downshift */
 383                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 384                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 385                         }
 386                 }
 387         } else {
 388                 /* workaround for deviation #4.88 (CRC errors) */
 389                 /* disable Automatic Crossover */
 390
 391                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 392         }
 393
 394         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 395
 396         /* special setup for PHY 88E1112 Fiber */
 397         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 398                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 399
 400                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 401                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 402                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 403                 ctrl &= ~PHY_M_MAC_MD_MSK;
 404                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 405                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 406
 407                 if (hw->pmd_type  == 'P') {
 408                         /* select page 1 to access Fiber registers */
 409                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 410
 411                         /* for SFP-module set SIGDET polarity to low */
 412                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 413                         ctrl |= PHY_M_FIB_SIGD_POL;
 414                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 415                 }
 416
 417                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 418         }
 419
 420         ctrl = PHY_CT_RESET;
 421         ct1000 = 0;
 422         adv = PHY_AN_CSMA;
 423         reg = 0;
 424
 425         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 426                 if (sky2_is_copper(hw)) {
 427                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 428                                 ct1000 |= PHY_M_1000C_AFD;
 429                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 430                                 ct1000 |= PHY_M_1000C_AHD;
 431                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 432                                 adv |= PHY_M_AN_100_FD;
 433                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 434                                 adv |= PHY_M_AN_100_HD;
 435                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 436                                 adv |= PHY_M_AN_10_FD;
 437                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 438                                 adv |= PHY_M_AN_10_HD;
 439
 440                 } else {        /* special defines for FIBER (88E1040S only) */
 441                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 442                                 adv |= PHY_M_AN_1000X_AFD;
 443                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 444                                 adv |= PHY_M_AN_1000X_AHD;
 445                 }
 446
 447                 /* Restart Auto-negotiation */
 448                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 449         } else {
 450                 /* forced speed/duplex settings */
 451                 ct1000 = PHY_M_1000C_MSE;
 452
 453                 /* Disable auto update for duplex flow control and duplex */
 454                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 455
 456                 switch (sky2->speed) {
 457                 case SPEED_1000:
 458                         ctrl |= PHY_CT_SP1000;
 459                         reg |= GM_GPCR_SPEED_1000;
 460                         break;
 461                 case SPEED_100:
 462                         ctrl |= PHY_CT_SP100;
 463                         reg |= GM_GPCR_SPEED_100;
 464                         break;
 465                 }
 466
 467                 if (sky2->duplex == DUPLEX_FULL) {
 468                         reg |= GM_GPCR_DUP_FULL;
 469                         ctrl |= PHY_CT_DUP_MD;
 470                 } else if (sky2->speed < SPEED_1000)
 471                         sky2->flow_mode = FC_NONE;
 472         }
 473
 474         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 475                 if (sky2_is_copper(hw))
 476                         adv |= copper_fc_adv[sky2->flow_mode];
 477                 else
 478                         adv |= fiber_fc_adv[sky2->flow_mode];
 479         } else {
 480                 reg |= GM_GPCR_AU_FCT_DIS;
 481                 reg |= gm_fc_disable[sky2->flow_mode];
 482
 483                 /* Forward pause packets to GMAC? */
 484                 if (sky2->flow_mode & FC_RX)
 485                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 486                 else
 487                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 488         }
 489
 490         gma_write16(hw, port, GM_GP_CTRL, reg);
 491
 492         if (hw->flags & SKY2_HW_GIGABIT)
 493                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 494
 495         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 496         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 497
 498         /* Setup Phy LED's */
 499         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 500         ledover = 0;
 501
 502         switch (hw->chip_id) {
 503         case CHIP_ID_YUKON_FE:
 504                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 505                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 506
 507                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 508
 509                 /* delete ACT LED control bits */
 510                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 511                 /* change ACT LED control to blink mode */
 512                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 513                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 514                 break;
 515
 516         case CHIP_ID_YUKON_FE_P:
 517                 /* Enable Link Partner Next Page */
 518                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 519                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 520
 521                 /* disable Energy Detect and enable scrambler */
 522                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 523                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 524
 525                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 526                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 527                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 528                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 529
 530                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 531                 break;
 532
 533         case CHIP_ID_YUKON_XL:
 534                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 535
 536                 /* select page 3 to access LED control register */
 537                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 538
 539                 /* set LED Function Control register */
 540                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 541                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 542                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 543                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 544                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 545
 546                 /* set Polarity Control register */
 547                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 548                              (PHY_M_POLC_LS1_P_MIX(4) |
 549                               PHY_M_POLC_IS0_P_MIX(4) |
 550                               PHY_M_POLC_LOS_CTRL(2) |
 551                               PHY_M_POLC_INIT_CTRL(2) |
 552                               PHY_M_POLC_STA1_CTRL(2) |
 553                               PHY_M_POLC_STA0_CTRL(2)));
 554
 555                 /* restore page register */
 556                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 557                 break;
 558
 559         case CHIP_ID_YUKON_EC_U:
 560         case CHIP_ID_YUKON_EX:
 561         case CHIP_ID_YUKON_SUPR:
 562                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 563
 564                 /* select page 3 to access LED control register */
 565                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 566
 567                 /* set LED Function Control register */
 568                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 569                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 570                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 571                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 572                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 573
 574                 /* set Blink Rate in LED Timer Control Register */
 575                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 576                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 577                 /* restore page register */
 578                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 579                 break;
 580
 581         default:
 582                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 583                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 584
 585                 /* turn off the Rx LED (LED_RX) */
 586                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 587         }
 588
 589         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 590                 /* apply fixes in PHY AFE */
 591                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 592
 593                 /* increase differential signal amplitude in 10BASE-T */
 594                 gm_phy_write(hw, port, 0x18, 0xaa99);
 595                 gm_phy_write(hw, port, 0x17, 0x2011);
 596
 597                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 598                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 599                         gm_phy_write(hw, port, 0x18, 0xa204);
 600                         gm_phy_write(hw, port, 0x17, 0x2002);
 601                 }
 602
 603                 /* set page register to 0 */
 604                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 605         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 606                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 607                 /* apply workaround for integrated resistors calibration */
 608                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 609                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 610         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 611                 /* apply fixes in PHY AFE */
 612                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 613
 614                 /* apply RDAC termination workaround */
 615                 gm_phy_write(hw, port, 24, 0x2800);
 616                 gm_phy_write(hw, port, 23, 0x2001);
 617
 618                 /* set page register back to 0 */
 619                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 620         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 621                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 622                 /* no effect on Yukon-XL */
 623                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 624
 625                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 626                     sky2->speed == SPEED_100) {
 627                         /* turn on 100 Mbps LED (LED_LINK100) */
 628                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 629                 }
 630
 631                 if (ledover)
 632                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 633
 634         } else if (hw->chip_id == CHIP_ID_YUKON_PRM &&
 635                    (sky2_read8(hw, B2_MAC_CFG) & 0xf) == 0x7) {
 636                 int i;
 637                 /* This a phy register setup workaround copied from vendor driver. */
 638                 static const struct {
 639                         u16 reg, val;
 640                 } eee_afe[] = {
 641                         { 0x156, 0x58ce },
 642                         { 0x153, 0x99eb },
 643                         { 0x141, 0x8064 },
 644                         /* { 0x155, 0x130b },*/
 645                         { 0x000, 0x0000 },
 646                         { 0x151, 0x8433 },
 647                         { 0x14b, 0x8c44 },
 648                         { 0x14c, 0x0f90 },
 649                         { 0x14f, 0x39aa },
 650                         /* { 0x154, 0x2f39 },*/
 651                         { 0x14d, 0xba33 },
 652                         { 0x144, 0x0048 },
 653                         { 0x152, 0x2010 },
 654                         /* { 0x158, 0x1223 },*/
 655                         { 0x140, 0x4444 },
 656                         { 0x154, 0x2f3b },
 657                         { 0x158, 0xb203 },
 658                         { 0x157, 0x2029 },
 659                 };
 660
 661                 /* Start Workaround for OptimaEEE Rev.Z0 */
 662                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fb);
 663
 664                 gm_phy_write(hw, port,  1, 0x4099);
 665                 gm_phy_write(hw, port,  3, 0x1120);
 666                 gm_phy_write(hw, port, 11, 0x113c);
 667                 gm_phy_write(hw, port, 14, 0x8100);
 668                 gm_phy_write(hw, port, 15, 0x112a);
 669                 gm_phy_write(hw, port, 17, 0x1008);
 670
 671                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00fc);
 672                 gm_phy_write(hw, port,  1, 0x20b0);
 673
 674                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 675
 676                 for (i = 0; i < ARRAY_SIZE(eee_afe); i++) {
 677                         /* apply AFE settings */
 678                         gm_phy_write(hw, port, 17, eee_afe[i].val);
 679                         gm_phy_write(hw, port, 16, eee_afe[i].reg | 1u<<13);
 680                 }
 681
 682                 /* End Workaround for OptimaEEE */
 683                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 684
 685                 /* Enable 10Base-Te (EEE) */
 686                 if (hw->chip_id >= CHIP_ID_YUKON_PRM) {
 687                         reg = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 688                         gm_phy_write(hw, port, PHY_MARV_EXT_CTRL,
 689                                      reg | PHY_M_10B_TE_ENABLE);
 690                 }
 691         }
 692
 693         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 694         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 695                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 696         else
 697                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 698 }
 699
 700 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 701 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 702
 703 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 704 {
 705         u32 reg1;
 706
 707         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 708         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 709         reg1 &= ~phy_power[port];
 710
 711         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
 712                 reg1 |= coma_mode[port];
 713
 714         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 715         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 716         sky2_pci_read32(hw, PCI_DEV_REG1);
 717
 718         if (hw->chip_id == CHIP_ID_YUKON_FE)
 719                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 720         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 721                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 722 }
 723
 724 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 725 {
 726         u32 reg1;
 727         u16 ctrl;
 728
 729         /* release GPHY Control reset */
 730         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 731
 732         /* release GMAC reset */
 733         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 734
 735         if (hw->flags & SKY2_HW_NEWER_PHY) {
 736                 /* select page 2 to access MAC control register */
 737                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 738
 739                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 740                 /* allow GMII Power Down */
 741                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 742                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 743
 744                 /* set page register back to 0 */
 745                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 746         }
 747
 748         /* setup General Purpose Control Register */
 749         gma_write16(hw, port, GM_GP_CTRL,
 750                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 751                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 752                     GM_GPCR_AU_SPD_DIS);
 753
 754         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 755                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 756                         /* select page 2 to access MAC control register */
 757                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 758
 759                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 760                         /* enable Power Down */
 761                         ctrl |= PHY_M_PC_POW_D_ENA;
 762                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 763
 764                         /* set page register back to 0 */
 765                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 766                 }
 767
 768                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 769                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 770         }
 771
 772         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 773         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 774         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 775         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 776         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 777 }
 778
 779 /* configure IPG according to used link speed */
 780 static void sky2_set_ipg(struct sky2_port *sky2)
 781 {
 782         u16 reg;
 783
 784         reg = gma_read16(sky2->hw, sky2->port, GM_SERIAL_MODE);
 785         reg &= ~GM_SMOD_IPG_MSK;
 786         if (sky2->speed > SPEED_100)
 787                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
 788         else
 789                 reg |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
 790         gma_write16(sky2->hw, sky2->port, GM_SERIAL_MODE, reg);
 791 }
 792
 793 /* Enable Rx/Tx */
 794 static void sky2_enable_rx_tx(struct sky2_port *sky2)
 795 {
 796         struct sky2_hw *hw = sky2->hw;
 797         unsigned port = sky2->port;
 798         u16 reg;
 799
 800         reg = gma_read16(hw, port, GM_GP_CTRL);
 801         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 802         gma_write16(hw, port, GM_GP_CTRL, reg);
 803 }
 804
 805 /* Force a renegotiation */
 806 static void sky2_phy_reinit(struct sky2_port *sky2)
 807 {
 808         spin_lock_bh(&sky2->phy_lock);
 809         sky2_phy_init(sky2->hw, sky2->port);
 810         sky2_enable_rx_tx(sky2);
 811         spin_unlock_bh(&sky2->phy_lock);
 812 }
 813
 814 /* Put device in state to listen for Wake On Lan */
 815 static void sky2_wol_init(struct sky2_port *sky2)
 816 {
 817         struct sky2_hw *hw = sky2->hw;
 818         unsigned port = sky2->port;
 819         enum flow_control save_mode;
 820         u16 ctrl;
 821
 822         /* Bring hardware out of reset */
 823         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 824         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 825
 826         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 827         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 828
 829         /* Force to 10/100
 830          * sky2_reset will re-enable on resume
 831          */
 832         save_mode = sky2->flow_mode;
 833         ctrl = sky2->advertising;
 834
 835         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 836         sky2->flow_mode = FC_NONE;
 837
 838         spin_lock_bh(&sky2->phy_lock);
 839         sky2_phy_power_up(hw, port);
 840         sky2_phy_init(hw, port);
 841         spin_unlock_bh(&sky2->phy_lock);
 842
 843         sky2->flow_mode = save_mode;
 844         sky2->advertising = ctrl;
 845
 846         /* Set GMAC to no flow control and auto update for speed/duplex */
 847         gma_write16(hw, port, GM_GP_CTRL,
 848                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 849                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 850
 851         /* Set WOL address */
 852         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 853                     sky2->netdev->dev_addr, ETH_ALEN);
 854
 855         /* Turn on appropriate WOL control bits */
 856         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 857         ctrl = 0;
 858         if (sky2->wol & WAKE_PHY)
 859                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 860         else
 861                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 862
 863         if (sky2->wol & WAKE_MAGIC)
 864                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 865         else
 866                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 867
 868         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 869         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 870
 871         /* Disable PiG firmware */
 872         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 873
 874         /* Needed by some broken BIOSes, use PCI rather than PCI-e for WOL */
 875         if (legacy_pme) {
 876                 u32 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 877                 reg1 |= PCI_Y2_PME_LEGACY;
 878                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 879         }
 880
 881         /* block receiver */
 882         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 883         sky2_read32(hw, B0_CTST);
 884 }
 885
 886 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 887 {
 888         struct net_device *dev = hw->dev[port];
 889
 890         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 891               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 892              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 893                 /* Yukon-Extreme B0 and further Extreme devices */
 894                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 895         } else if (dev->mtu > ETH_DATA_LEN) {
 896                 /* set Tx GMAC FIFO Almost Empty Threshold */
 897                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 898                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 899
 900                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 901         } else
 902                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 903 }
 904
 905 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 906 {
 907         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 908         u16 reg;
 909         u32 rx_reg;
 910         int i;
 911         const u8 *addr = hw->dev[port]->dev_addr;
 912
 913         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 914         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 915
 916         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 917
 918         if (hw->chip_id == CHIP_ID_YUKON_XL &&
 919             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
 920             port == 1) {
 921                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 922                 /* clear GMAC 1 Control reset */
 923                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 924                 do {
 925                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 926                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 927                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 928                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 929                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 930         }
 931
 932         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 933
 934         /* Enable Transmit FIFO Underrun */
 935         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 936
 937         spin_lock_bh(&sky2->phy_lock);
 938         sky2_phy_power_up(hw, port);
 939         sky2_phy_init(hw, port);
 940         spin_unlock_bh(&sky2->phy_lock);
 941
 942         /* MIB clear */
 943         reg = gma_read16(hw, port, GM_PHY_ADDR);
 944         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 945
 946         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 947                 gma_read16(hw, port, i);
 948         gma_write16(hw, port, GM_PHY_ADDR, reg);
 949
 950         /* transmit control */
 951         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 952
 953         /* receive control reg: unicast + multicast + no FCS  */
 954         gma_write16(hw, port, GM_RX_CTRL,
 955                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 956
 957         /* transmit flow control */
 958         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 959
 960         /* transmit parameter */
 961         gma_write16(hw, port, GM_TX_PARAM,
 962                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 963                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 964                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 965                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 966
 967         /* serial mode register */
 968         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 969                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF_1000);
 970
 971         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 972                 reg |= GM_SMOD_JUMBO_ENA;
 973
 974         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 975             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
 976                 reg |= GM_NEW_FLOW_CTRL;
 977
 978         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 979
 980         /* virtual address for data */
 981         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 982
 983         /* physical address: used for pause frames */
 984         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 985
 986         /* ignore counter overflows */
 987         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 988         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 989         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 990
 991         /* Configure Rx MAC FIFO */
 992         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 993         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 994         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 995             hw->chip_id == CHIP_ID_YUKON_FE_P)
 996                 rx_reg |= GMF_RX_OVER_ON;
 997
 998         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 999
1000         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1001                 /* Hardware errata - clear flush mask */
1002                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
1003         } else {
1004                 /* Flush Rx MAC FIFO on any flow control or error */
1005                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
1006         }
1007
1008         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
1009         reg = RX_GMF_FL_THR_DEF + 1;
1010         /* Another magic mystery workaround from sk98lin */
1011         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1012             hw->chip_rev == CHIP_REV_YU_FE2_A0)
1013                 reg = 0x178;
1014         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
1015
1016         /* Configure Tx MAC FIFO */
1017         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1018         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1019
1020         /* On chips without ram buffer, pause is controlled by MAC level */
1021         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
1022                 /* Pause threshold is scaled by 8 in bytes */
1023                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1024                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
1025                         reg = 1568 / 8;
1026                 else
1027                         reg = 1024 / 8;
1028                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
1029                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
1030
1031                 sky2_set_tx_stfwd(hw, port);
1032         }
1033
1034         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
1035             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
1036                 /* disable dynamic watermark */
1037                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
1038                 reg &= ~TX_DYN_WM_ENA;
1039                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
1040         }
1041 }
1042
1043 /* Assign Ram Buffer allocation to queue */
1044 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
1045 {
1046         u32 end;
1047
1048         /* convert from K bytes to qwords used for hw register */
1049         start *= 1024/8;
1050         space *= 1024/8;
1051         end = start + space - 1;
1052
1053         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1054         sky2_write32(hw, RB_ADDR(q, RB_START), start);
1055         sky2_write32(hw, RB_ADDR(q, RB_END), end);
1056         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
1057         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
1058
1059         if (q == Q_R1 || q == Q_R2) {
1060                 u32 tp = space - space/4;
1061
1062                 /* On receive queue's set the thresholds
1063                  * give receiver priority when > 3/4 full
1064                  * send pause when down to 2K
1065                  */
1066                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
1067                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
1068
1069                 tp = space - 2048/8;
1070                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
1071                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
1072         } else {
1073                 /* Enable store & forward on Tx queue's because
1074                  * Tx FIFO is only 1K on Yukon
1075                  */
1076                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1077         }
1078
1079         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1080         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1081 }
1082
1083 /* Setup Bus Memory Interface */
1084 static void sky2_qset(struct sky2_hw *hw, u16 q)
1085 {
1086         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1087         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1088         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1089         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1090 }
1091
1092 /* Setup prefetch unit registers. This is the interface between
1093  * hardware and driver list elements
1094  */
1095 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1096                                dma_addr_t addr, u32 last)
1097 {
1098         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1099         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1100         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1101         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1102         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1103         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1104
1105         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1106 }
1107
1108 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1109 {
1110         struct sky2_tx_le *le = sky2->tx_le + *slot;
1111
1112         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1113         le->ctrl = 0;
1114         return le;
1115 }
1116
1117 static void tx_init(struct sky2_port *sky2)
1118 {
1119         struct sky2_tx_le *le;
1120
1121         sky2->tx_prod = sky2->tx_cons = 0;
1122         sky2->tx_tcpsum = 0;
1123         sky2->tx_last_mss = 0;
1124         netdev_reset_queue(sky2->netdev);
1125
1126         le = get_tx_le(sky2, &sky2->tx_prod);
1127         le->addr = 0;
1128         le->opcode = OP_ADDR64 | HW_OWNER;
1129         sky2->tx_last_upper = 0;
1130 }
1131
1132 /* Update chip's next pointer */
1133 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1134 {
1135         /* Make sure write' to descriptors are complete before we tell hardware */
1136         wmb();
1137         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1138
1139         /* Synchronize I/O on since next processor may write to tail */
1140         mmiowb();
1141 }
1142
1143
1144 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1145 {
1146         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1147         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1148         le->ctrl = 0;
1149         return le;
1150 }
1151
1152 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1153 {
1154         unsigned size;
1155
1156         /* Space needed for frame data + headers rounded up */
1157         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1158
1159         /* Stopping point for hardware truncation */
1160         return (size - 8) / sizeof(u32);
1161 }
1162
1163 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1164 {
1165         struct rx_ring_info *re;
1166         unsigned size;
1167
1168         /* Space needed for frame data + headers rounded up */
1169         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1170
1171         sky2->rx_nfrags = size >> PAGE_SHIFT;
1172         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1173
1174         /* Compute residue after pages */
1175         size -= sky2->rx_nfrags << PAGE_SHIFT;
1176
1177         /* Optimize to handle small packets and headers */
1178         if (size < copybreak)
1179                 size = copybreak;
1180         if (size < ETH_HLEN)
1181                 size = ETH_HLEN;
1182
1183         return size;
1184 }
1185
1186 /* Build description to hardware for one receive segment */
1187 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1188                         dma_addr_t map, unsigned len)
1189 {
1190         struct sky2_rx_le *le;
1191
1192         if (sizeof(dma_addr_t) > sizeof(u32)) {
1193                 le = sky2_next_rx(sky2);
1194                 le->addr = cpu_to_le32(upper_32_bits(map));
1195                 le->opcode = OP_ADDR64 | HW_OWNER;
1196         }
1197
1198         le = sky2_next_rx(sky2);
1199         le->addr = cpu_to_le32(lower_32_bits(map));
1200         le->length = cpu_to_le16(len);
1201         le->opcode = op | HW_OWNER;
1202 }
1203
1204 /* Build description to hardware for one possibly fragmented skb */
1205 static void sky2_rx_submit(struct sky2_port *sky2,
1206                            const struct rx_ring_info *re)
1207 {
1208         int i;
1209
1210         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1211
1212         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1213                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1214 }
1215
1216
1217 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1218                             unsigned size)
1219 {
1220         struct sk_buff *skb = re->skb;
1221         int i;
1222
1223         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1224         if (pci_dma_mapping_error(pdev, re->data_addr))
1225                 goto mapping_error;
1226
1227         dma_unmap_len_set(re, data_size, size);
1228
1229         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1230                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1231
1232                 re->frag_addr[i] = skb_frag_dma_map(&pdev->dev, frag, 0,
1233                                                     skb_frag_size(frag),
1234                                                     DMA_FROM_DEVICE);
1235
1236                 if (dma_mapping_error(&pdev->dev, re->frag_addr[i]))
1237                         goto map_page_error;
1238         }
1239         return 0;
1240
1241 map_page_error:
1242         while (--i >= 0) {
1243                 pci_unmap_page(pdev, re->frag_addr[i],
1244                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1245                                PCI_DMA_FROMDEVICE);
1246         }
1247
1248         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1249                          PCI_DMA_FROMDEVICE);
1250
1251 mapping_error:
1252         if (net_ratelimit())
1253                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1254                          skb->dev->name);
1255         return -EIO;
1256 }
1257
1258 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1259 {
1260         struct sk_buff *skb = re->skb;
1261         int i;
1262
1263         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1264                          PCI_DMA_FROMDEVICE);
1265
1266         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1267                 pci_unmap_page(pdev, re->frag_addr[i],
1268                                skb_frag_size(&skb_shinfo(skb)->frags[i]),
1269                                PCI_DMA_FROMDEVICE);
1270 }
1271
1272 /* Tell chip where to start receive checksum.
1273  * Actually has two checksums, but set both same to avoid possible byte
1274  * order problems.
1275  */
1276 static void rx_set_checksum(struct sky2_port *sky2)
1277 {
1278         struct sky2_rx_le *le = sky2_next_rx(sky2);
1279
1280         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1281         le->ctrl = 0;
1282         le->opcode = OP_TCPSTART | HW_OWNER;
1283
1284         sky2_write32(sky2->hw,
1285                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1286                      (sky2->netdev->features & NETIF_F_RXCSUM)
1287                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1288 }
1289
1290 /*
1291  * Fixed initial key as seed to RSS.
1292  */
1293 static const uint32_t rss_init_key[10] = {
1294         0x7c3351da, 0x51c5cf4e, 0x44adbdd1, 0xe8d38d18, 0x48897c43,
1295         0xb1d60e7e, 0x6a3dd760, 0x01a2e453, 0x16f46f13, 0x1a0e7b30
1296 };
1297
1298 /* Enable/disable receive hash calculation (RSS) */
1299 static void rx_set_rss(struct net_device *dev, netdev_features_t features)
1300 {
1301         struct sky2_port *sky2 = netdev_priv(dev);
1302         struct sky2_hw *hw = sky2->hw;
1303         int i, nkeys = 4;
1304
1305         /* Supports IPv6 and other modes */
1306         if (hw->flags & SKY2_HW_NEW_LE) {
1307                 nkeys = 10;
1308                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1309         }
1310
1311         /* Program RSS initial values */
1312         if (features & NETIF_F_RXHASH) {
1313                 for (i = 0; i < nkeys; i++)
1314                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1315                                      rss_init_key[i]);
1316
1317                 /* Need to turn on (undocumented) flag to make hashing work  */
1318                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1319                              RX_STFW_ENA);
1320
1321                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1322                              BMU_ENA_RX_RSS_HASH);
1323         } else
1324                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1325                              BMU_DIS_RX_RSS_HASH);
1326 }
1327
1328 /*
1329  * The RX Stop command will not work for Yukon-2 if the BMU does not
1330  * reach the end of packet and since we can't make sure that we have
1331  * incoming data, we must reset the BMU while it is not doing a DMA
1332  * transfer. Since it is possible that the RX path is still active,
1333  * the RX RAM buffer will be stopped first, so any possible incoming
1334  * data will not trigger a DMA. After the RAM buffer is stopped, the
1335  * BMU is polled until any DMA in progress is ended and only then it
1336  * will be reset.
1337  */
1338 static void sky2_rx_stop(struct sky2_port *sky2)
1339 {
1340         struct sky2_hw *hw = sky2->hw;
1341         unsigned rxq = rxqaddr[sky2->port];
1342         int i;
1343
1344         /* disable the RAM Buffer receive queue */
1345         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1346
1347         for (i = 0; i < 0xffff; i++)
1348                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1349                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1350                         goto stopped;
1351
1352         netdev_warn(sky2->netdev, "receiver stop failed\n");
1353 stopped:
1354         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1355
1356         /* reset the Rx prefetch unit */
1357         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1358         mmiowb();
1359 }
1360
1361 /* Clean out receive buffer area, assumes receiver hardware stopped */
1362 static void sky2_rx_clean(struct sky2_port *sky2)
1363 {
1364         unsigned i;
1365
1366         memset(sky2->rx_le, 0, RX_LE_BYTES);
1367         for (i = 0; i < sky2->rx_pending; i++) {
1368                 struct rx_ring_info *re = sky2->rx_ring + i;
1369
1370                 if (re->skb) {
1371                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1372                         kfree_skb(re->skb);
1373                         re->skb = NULL;
1374                 }
1375         }
1376 }
1377
1378 /* Basic MII support */
1379 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1380 {
1381         struct mii_ioctl_data *data = if_mii(ifr);
1382         struct sky2_port *sky2 = netdev_priv(dev);
1383         struct sky2_hw *hw = sky2->hw;
1384         int err = -EOPNOTSUPP;
1385
1386         if (!netif_running(dev))
1387                 return -ENODEV; /* Phy still in reset */
1388
1389         switch (cmd) {
1390         case SIOCGMIIPHY:
1391                 data->phy_id = PHY_ADDR_MARV;
1392
1393                 /* fallthru */
1394         case SIOCGMIIREG: {
1395                 u16 val = 0;
1396
1397                 spin_lock_bh(&sky2->phy_lock);
1398                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1399                 spin_unlock_bh(&sky2->phy_lock);
1400
1401                 data->val_out = val;
1402                 break;
1403         }
1404
1405         case SIOCSMIIREG:
1406                 spin_lock_bh(&sky2->phy_lock);
1407                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1408                                    data->val_in);
1409                 spin_unlock_bh(&sky2->phy_lock);
1410                 break;
1411         }
1412         return err;
1413 }
1414
1415 #define SKY2_VLAN_OFFLOADS (NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO)
1416
1417 static void sky2_vlan_mode(struct net_device *dev, netdev_features_t features)
1418 {
1419         struct sky2_port *sky2 = netdev_priv(dev);
1420         struct sky2_hw *hw = sky2->hw;
1421         u16 port = sky2->port;
1422
1423         if (features & NETIF_F_HW_VLAN_RX)
1424                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1425                              RX_VLAN_STRIP_ON);
1426         else
1427                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1428                              RX_VLAN_STRIP_OFF);
1429
1430         if (features & NETIF_F_HW_VLAN_TX) {
1431                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1432                              TX_VLAN_TAG_ON);
1433
1434                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
1435         } else {
1436                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1437                              TX_VLAN_TAG_OFF);
1438
1439                 /* Can't do transmit offload of vlan without hw vlan */
1440                 dev->vlan_features &= ~SKY2_VLAN_OFFLOADS;
1441         }
1442 }
1443
1444 /* Amount of required worst case padding in rx buffer */
1445 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1446 {
1447         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1448 }
1449
1450 /*
1451  * Allocate an skb for receiving. If the MTU is large enough
1452  * make the skb non-linear with a fragment list of pages.
1453  */
1454 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2, gfp_t gfp)
1455 {
1456         struct sk_buff *skb;
1457         int i;
1458
1459         skb = __netdev_alloc_skb(sky2->netdev,
1460                                  sky2->rx_data_size + sky2_rx_pad(sky2->hw),
1461                                  gfp);
1462         if (!skb)
1463                 goto nomem;
1464
1465         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1466                 unsigned char *start;
1467                 /*
1468                  * Workaround for a bug in FIFO that cause hang
1469                  * if the FIFO if the receive buffer is not 64 byte aligned.
1470                  * The buffer returned from netdev_alloc_skb is
1471                  * aligned except if slab debugging is enabled.
1472                  */
1473                 start = PTR_ALIGN(skb->data, 8);
1474                 skb_reserve(skb, start - skb->data);
1475         } else
1476                 skb_reserve(skb, NET_IP_ALIGN);
1477
1478         for (i = 0; i < sky2->rx_nfrags; i++) {
1479                 struct page *page = alloc_page(gfp);
1480
1481                 if (!page)
1482                         goto free_partial;
1483                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1484         }
1485
1486         return skb;
1487 free_partial:
1488         kfree_skb(skb);
1489 nomem:
1490         return NULL;
1491 }
1492
1493 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1494 {
1495         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1496 }
1497
1498 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1499 {
1500         struct sky2_hw *hw = sky2->hw;
1501         unsigned i;
1502
1503         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1504
1505         /* Fill Rx ring */
1506         for (i = 0; i < sky2->rx_pending; i++) {
1507                 struct rx_ring_info *re = sky2->rx_ring + i;
1508
1509                 re->skb = sky2_rx_alloc(sky2, GFP_KERNEL);
1510                 if (!re->skb)
1511                         return -ENOMEM;
1512
1513                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1514                         dev_kfree_skb(re->skb);
1515                         re->skb = NULL;
1516                         return -ENOMEM;
1517                 }
1518         }
1519         return 0;
1520 }
1521
1522 /*
1523  * Setup receiver buffer pool.
1524  * Normal case this ends up creating one list element for skb
1525  * in the receive ring. Worst case if using large MTU and each
1526  * allocation falls on a different 64 bit region, that results
1527  * in 6 list elements per ring entry.
1528  * One element is used for checksum enable/disable, and one
1529  * extra to avoid wrap.
1530  */
1531 static void sky2_rx_start(struct sky2_port *sky2)
1532 {
1533         struct sky2_hw *hw = sky2->hw;
1534         struct rx_ring_info *re;
1535         unsigned rxq = rxqaddr[sky2->port];
1536         unsigned i, thresh;
1537
1538         sky2->rx_put = sky2->rx_next = 0;
1539         sky2_qset(hw, rxq);
1540
1541         /* On PCI express lowering the watermark gives better performance */
1542         if (pci_is_pcie(hw->pdev))
1543                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1544
1545         /* These chips have no ram buffer?
1546          * MAC Rx RAM Read is controlled by hardware */
1547         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1548             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1549                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1550
1551         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1552
1553         if (!(hw->flags & SKY2_HW_NEW_LE))
1554                 rx_set_checksum(sky2);
1555
1556         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1557                 rx_set_rss(sky2->netdev, sky2->netdev->features);
1558
1559         /* submit Rx ring */
1560         for (i = 0; i < sky2->rx_pending; i++) {
1561                 re = sky2->rx_ring + i;
1562                 sky2_rx_submit(sky2, re);
1563         }
1564
1565         /*
1566          * The receiver hangs if it receives frames larger than the
1567          * packet buffer. As a workaround, truncate oversize frames, but
1568          * the register is limited to 9 bits, so if you do frames > 2052
1569          * you better get the MTU right!
1570          */
1571         thresh = sky2_get_rx_threshold(sky2);
1572         if (thresh > 0x1ff)
1573                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1574         else {
1575                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1576                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1577         }
1578
1579         /* Tell chip about available buffers */
1580         sky2_rx_update(sky2, rxq);
1581
1582         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1583             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1584                 /*
1585                  * Disable flushing of non ASF packets;
1586                  * must be done after initializing the BMUs;
1587                  * drivers without ASF support should do this too, otherwise
1588                  * it may happen that they cannot run on ASF devices;
1589                  * remember that the MAC FIFO isn't reset during initialization.
1590                  */
1591                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1592         }
1593
1594         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1595                 /* Enable RX Home Address & Routing Header checksum fix */
1596                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1597                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1598
1599                 /* Enable TX Home Address & Routing Header checksum fix */
1600                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1601                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1602         }
1603 }
1604
1605 static int sky2_alloc_buffers(struct sky2_port *sky2)
1606 {
1607         struct sky2_hw *hw = sky2->hw;
1608
1609         /* must be power of 2 */
1610         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1611                                            sky2->tx_ring_size *
1612                                            sizeof(struct sky2_tx_le),
1613                                            &sky2->tx_le_map);
1614         if (!sky2->tx_le)
1615                 goto nomem;
1616
1617         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1618                                 GFP_KERNEL);
1619         if (!sky2->tx_ring)
1620                 goto nomem;
1621
1622         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1623                                            &sky2->rx_le_map);
1624         if (!sky2->rx_le)
1625                 goto nomem;
1626         memset(sky2->rx_le, 0, RX_LE_BYTES);
1627
1628         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1629                                 GFP_KERNEL);
1630         if (!sky2->rx_ring)
1631                 goto nomem;
1632
1633         return sky2_alloc_rx_skbs(sky2);
1634 nomem:
1635         return -ENOMEM;
1636 }
1637
1638 static void sky2_free_buffers(struct sky2_port *sky2)
1639 {
1640         struct sky2_hw *hw = sky2->hw;
1641
1642         sky2_rx_clean(sky2);
1643
1644         if (sky2->rx_le) {
1645                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1646                                     sky2->rx_le, sky2->rx_le_map);
1647                 sky2->rx_le = NULL;
1648         }
1649         if (sky2->tx_le) {
1650                 pci_free_consistent(hw->pdev,
1651                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1652                                     sky2->tx_le, sky2->tx_le_map);
1653                 sky2->tx_le = NULL;
1654         }
1655         kfree(sky2->tx_ring);
1656         kfree(sky2->rx_ring);
1657
1658         sky2->tx_ring = NULL;
1659         sky2->rx_ring = NULL;
1660 }
1661
1662 static void sky2_hw_up(struct sky2_port *sky2)
1663 {
1664         struct sky2_hw *hw = sky2->hw;
1665         unsigned port = sky2->port;
1666         u32 ramsize;
1667         int cap;
1668         struct net_device *otherdev = hw->dev[sky2->port^1];
1669
1670         tx_init(sky2);
1671
1672         /*
1673          * On dual port PCI-X card, there is an problem where status
1674          * can be received out of order due to split transactions
1675          */
1676         if (otherdev && netif_running(otherdev) &&
1677             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1678                 u16 cmd;
1679
1680                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1681                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1682                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1683         }
1684
1685         sky2_mac_init(hw, port);
1686
1687         /* Register is number of 4K blocks on internal RAM buffer. */
1688         ramsize = sky2_read8(hw, B2_E_0) * 4;
1689         if (ramsize > 0) {
1690                 u32 rxspace;
1691
1692                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1693                 if (ramsize < 16)
1694                         rxspace = ramsize / 2;
1695                 else
1696                         rxspace = 8 + (2*(ramsize - 16))/3;
1697
1698                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1699                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1700
1701                 /* Make sure SyncQ is disabled */
1702                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1703                             RB_RST_SET);
1704         }
1705
1706         sky2_qset(hw, txqaddr[port]);
1707
1708         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1709         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1710                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1711
1712         /* Set almost empty threshold */
1713         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1714             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1715                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1716
1717         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1718                            sky2->tx_ring_size - 1);
1719
1720         sky2_vlan_mode(sky2->netdev, sky2->netdev->features);
1721         netdev_update_features(sky2->netdev);
1722
1723         sky2_rx_start(sky2);
1724 }
1725
1726 /* Setup device IRQ and enable napi to process */
1727 static int sky2_setup_irq(struct sky2_hw *hw, const char *name)
1728 {
1729         struct pci_dev *pdev = hw->pdev;
1730         int err;
1731
1732         err = request_irq(pdev->irq, sky2_intr,
1733                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
1734                           name, hw);
1735         if (err)
1736                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
1737         else {
1738                 hw->flags |= SKY2_HW_IRQ_SETUP;
1739
1740                 napi_enable(&hw->napi);
1741                 sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
1742                 sky2_read32(hw, B0_IMSK);
1743         }
1744
1745         return err;
1746 }
1747
1748
1749 /* Bring up network interface. */
1750 static int sky2_open(struct net_device *dev)
1751 {
1752         struct sky2_port *sky2 = netdev_priv(dev);
1753         struct sky2_hw *hw = sky2->hw;
1754         unsigned port = sky2->port;
1755         u32 imask;
1756         int err;
1757
1758         netif_carrier_off(dev);
1759
1760         err = sky2_alloc_buffers(sky2);
1761         if (err)
1762                 goto err_out;
1763
1764         /* With single port, IRQ is setup when device is brought up */
1765         if (hw->ports == 1 && (err = sky2_setup_irq(hw, dev->name)))
1766                 goto err_out;
1767
1768         sky2_hw_up(sky2);
1769
1770         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
1771             hw->chip_id == CHIP_ID_YUKON_PRM ||
1772             hw->chip_id == CHIP_ID_YUKON_OP_2)
1773                 imask |= Y2_IS_PHY_QLNK;        /* enable PHY Quick Link */
1774
1775         /* Enable interrupts from phy/mac for port */
1776         imask = sky2_read32(hw, B0_IMSK);
1777         imask |= portirq_msk[port];
1778         sky2_write32(hw, B0_IMSK, imask);
1779         sky2_read32(hw, B0_IMSK);
1780
1781         netif_info(sky2, ifup, dev, "enabling interface\n");
1782
1783         return 0;
1784
1785 err_out:
1786         sky2_free_buffers(sky2);
1787         return err;
1788 }
1789
1790 /* Modular subtraction in ring */
1791 static inline int tx_inuse(const struct sky2_port *sky2)
1792 {
1793         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1794 }
1795
1796 /* Number of list elements available for next tx */
1797 static inline int tx_avail(const struct sky2_port *sky2)
1798 {
1799         return sky2->tx_pending - tx_inuse(sky2);
1800 }
1801
1802 /* Estimate of number of transmit list elements required */
1803 static unsigned tx_le_req(const struct sk_buff *skb)
1804 {
1805         unsigned count;
1806
1807         count = (skb_shinfo(skb)->nr_frags + 1)
1808                 * (sizeof(dma_addr_t) / sizeof(u32));
1809
1810         if (skb_is_gso(skb))
1811                 ++count;
1812         else if (sizeof(dma_addr_t) == sizeof(u32))
1813                 ++count;        /* possible vlan */
1814
1815         if (skb->ip_summed == CHECKSUM_PARTIAL)
1816                 ++count;
1817
1818         return count;
1819 }
1820
1821 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1822 {
1823         if (re->flags & TX_MAP_SINGLE)
1824                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1825                                  dma_unmap_len(re, maplen),
1826                                  PCI_DMA_TODEVICE);
1827         else if (re->flags & TX_MAP_PAGE)
1828                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1829                                dma_unmap_len(re, maplen),
1830                                PCI_DMA_TODEVICE);
1831         re->flags = 0;
1832 }
1833
1834 /*
1835  * Put one packet in ring for transmit.
1836  * A single packet can generate multiple list elements, and
1837  * the number of ring elements will probably be less than the number
1838  * of list elements used.
1839  */
1840 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1841                                    struct net_device *dev)
1842 {
1843         struct sky2_port *sky2 = netdev_priv(dev);
1844         struct sky2_hw *hw = sky2->hw;
1845         struct sky2_tx_le *le = NULL;
1846         struct tx_ring_info *re;
1847         unsigned i, len;
1848         dma_addr_t mapping;
1849         u32 upper;
1850         u16 slot;
1851         u16 mss;
1852         u8 ctrl;
1853
1854         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1855                 return NETDEV_TX_BUSY;
1856
1857         len = skb_headlen(skb);
1858         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1859
1860         if (pci_dma_mapping_error(hw->pdev, mapping))
1861                 goto mapping_error;
1862
1863         slot = sky2->tx_prod;
1864         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1865                      "tx queued, slot %u, len %d\n", slot, skb->len);
1866
1867         /* Send high bits if needed */
1868         upper = upper_32_bits(mapping);
1869         if (upper != sky2->tx_last_upper) {
1870                 le = get_tx_le(sky2, &slot);
1871                 le->addr = cpu_to_le32(upper);
1872                 sky2->tx_last_upper = upper;
1873                 le->opcode = OP_ADDR64 | HW_OWNER;
1874         }
1875
1876         /* Check for TCP Segmentation Offload */
1877         mss = skb_shinfo(skb)->gso_size;
1878         if (mss != 0) {
1879
1880                 if (!(hw->flags & SKY2_HW_NEW_LE))
1881                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1882
1883                 if (mss != sky2->tx_last_mss) {
1884                         le = get_tx_le(sky2, &slot);
1885                         le->addr = cpu_to_le32(mss);
1886
1887                         if (hw->flags & SKY2_HW_NEW_LE)
1888                                 le->opcode = OP_MSS | HW_OWNER;
1889                         else
1890                                 le->opcode = OP_LRGLEN | HW_OWNER;
1891                         sky2->tx_last_mss = mss;
1892                 }
1893         }
1894
1895         ctrl = 0;
1896
1897         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1898         if (vlan_tx_tag_present(skb)) {
1899                 if (!le) {
1900                         le = get_tx_le(sky2, &slot);
1901                         le->addr = 0;
1902                         le->opcode = OP_VLAN|HW_OWNER;
1903                 } else
1904                         le->opcode |= OP_VLAN;
1905                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1906                 ctrl |= INS_VLAN;
1907         }
1908
1909         /* Handle TCP checksum offload */
1910         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1911                 /* On Yukon EX (some versions) encoding change. */
1912                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1913                         ctrl |= CALSUM; /* auto checksum */
1914                 else {
1915                         const unsigned offset = skb_transport_offset(skb);
1916                         u32 tcpsum;
1917
1918                         tcpsum = offset << 16;                  /* sum start */
1919                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1920
1921                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1922                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1923                                 ctrl |= UDPTCP;
1924
1925                         if (tcpsum != sky2->tx_tcpsum) {
1926                                 sky2->tx_tcpsum = tcpsum;
1927
1928                                 le = get_tx_le(sky2, &slot);
1929                                 le->addr = cpu_to_le32(tcpsum);
1930                                 le->length = 0; /* initial checksum value */
1931                                 le->ctrl = 1;   /* one packet */
1932                                 le->opcode = OP_TCPLISW | HW_OWNER;
1933                         }
1934                 }
1935         }
1936
1937         re = sky2->tx_ring + slot;
1938         re->flags = TX_MAP_SINGLE;
1939         dma_unmap_addr_set(re, mapaddr, mapping);
1940         dma_unmap_len_set(re, maplen, len);
1941
1942         le = get_tx_le(sky2, &slot);
1943         le->addr = cpu_to_le32(lower_32_bits(mapping));
1944         le->length = cpu_to_le16(len);
1945         le->ctrl = ctrl;
1946         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1947
1948
1949         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1950                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1951
1952                 mapping = skb_frag_dma_map(&hw->pdev->dev, frag, 0,
1953                                            skb_frag_size(frag), DMA_TO_DEVICE);
1954
1955                 if (dma_mapping_error(&hw->pdev->dev, mapping))
1956                         goto mapping_unwind;
1957
1958                 upper = upper_32_bits(mapping);
1959                 if (upper != sky2->tx_last_upper) {
1960                         le = get_tx_le(sky2, &slot);
1961                         le->addr = cpu_to_le32(upper);
1962                         sky2->tx_last_upper = upper;
1963                         le->opcode = OP_ADDR64 | HW_OWNER;
1964                 }
1965
1966                 re = sky2->tx_ring + slot;
1967                 re->flags = TX_MAP_PAGE;
1968                 dma_unmap_addr_set(re, mapaddr, mapping);
1969                 dma_unmap_len_set(re, maplen, skb_frag_size(frag));
1970
1971                 le = get_tx_le(sky2, &slot);
1972                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1973                 le->length = cpu_to_le16(skb_frag_size(frag));
1974                 le->ctrl = ctrl;
1975                 le->opcode = OP_BUFFER | HW_OWNER;
1976         }
1977
1978         re->skb = skb;
1979         le->ctrl |= EOP;
1980
1981         sky2->tx_prod = slot;
1982
1983         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1984                 netif_stop_queue(dev);
1985
1986         netdev_sent_queue(dev, skb->len);
1987         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1988
1989         return NETDEV_TX_OK;
1990
1991 mapping_unwind:
1992         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1993                 re = sky2->tx_ring + i;
1994
1995                 sky2_tx_unmap(hw->pdev, re);
1996         }
1997
1998 mapping_error:
1999         if (net_ratelimit())
2000                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
2001         dev_kfree_skb(skb);
2002         return NETDEV_TX_OK;
2003 }
2004
2005 /*
2006  * Free ring elements from starting at tx_cons until "done"
2007  *
2008  * NB:
2009  *  1. The hardware will tell us about partial completion of multi-part
2010  *     buffers so make sure not to free skb to early.
2011  *  2. This may run in parallel start_xmit because the it only
2012  *     looks at the tail of the queue of FIFO (tx_cons), not
2013  *     the head (tx_prod)
2014  */
2015 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
2016 {
2017         struct net_device *dev = sky2->netdev;
2018         u16 idx;
2019         unsigned int bytes_compl = 0, pkts_compl = 0;
2020
2021         BUG_ON(done >= sky2->tx_ring_size);
2022
2023         for (idx = sky2->tx_cons; idx != done;
2024              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
2025                 struct tx_ring_info *re = sky2->tx_ring + idx;
2026                 struct sk_buff *skb = re->skb;
2027
2028                 sky2_tx_unmap(sky2->hw->pdev, re);
2029
2030                 if (skb) {
2031                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
2032                                      "tx done %u\n", idx);
2033
2034                         pkts_compl++;
2035                         bytes_compl += skb->len;
2036
2037                         re->skb = NULL;
2038                         dev_kfree_skb_any(skb);
2039
2040                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
2041                 }
2042         }
2043
2044         sky2->tx_cons = idx;
2045         smp_mb();
2046
2047         netdev_completed_queue(dev, pkts_compl, bytes_compl);
2048
2049         u64_stats_update_begin(&sky2->tx_stats.syncp);
2050         sky2->tx_stats.packets += pkts_compl;
2051         sky2->tx_stats.bytes += bytes_compl;
2052         u64_stats_update_end(&sky2->tx_stats.syncp);
2053 }
2054
2055 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
2056 {
2057         /* Disable Force Sync bit and Enable Alloc bit */
2058         sky2_write8(hw, SK_REG(port, TXA_CTRL),
2059                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2060
2061         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2062         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2063         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2064
2065         /* Reset the PCI FIFO of the async Tx queue */
2066         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
2067                      BMU_RST_SET | BMU_FIFO_RST);
2068
2069         /* Reset the Tx prefetch units */
2070         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
2071                      PREF_UNIT_RST_SET);
2072
2073         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2074         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2075
2076         sky2_read32(hw, B0_CTST);
2077 }
2078
2079 static void sky2_hw_down(struct sky2_port *sky2)
2080 {
2081         struct sky2_hw *hw = sky2->hw;
2082         unsigned port = sky2->port;
2083         u16 ctrl;
2084
2085         /* Force flow control off */
2086         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2087
2088         /* Stop transmitter */
2089         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
2090         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
2091
2092         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2093                      RB_RST_SET | RB_DIS_OP_MD);
2094
2095         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2096         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
2097         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2098
2099         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2100
2101         /* Workaround shared GMAC reset */
2102         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
2103               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
2104                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2105
2106         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2107
2108         /* Force any delayed status interrupt and NAPI */
2109         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
2110         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
2111         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
2112         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
2113
2114         sky2_rx_stop(sky2);
2115
2116         spin_lock_bh(&sky2->phy_lock);
2117         sky2_phy_power_down(hw, port);
2118         spin_unlock_bh(&sky2->phy_lock);
2119
2120         sky2_tx_reset(hw, port);
2121
2122         /* Free any pending frames stuck in HW queue */
2123         sky2_tx_complete(sky2, sky2->tx_prod);
2124 }
2125
2126 /* Network shutdown */
2127 static int sky2_close(struct net_device *dev)
2128 {
2129         struct sky2_port *sky2 = netdev_priv(dev);
2130         struct sky2_hw *hw = sky2->hw;
2131
2132         /* Never really got started! */
2133         if (!sky2->tx_le)
2134                 return 0;
2135
2136         netif_info(sky2, ifdown, dev, "disabling interface\n");
2137
2138         if (hw->ports == 1) {
2139                 sky2_write32(hw, B0_IMSK, 0);
2140                 sky2_read32(hw, B0_IMSK);
2141
2142                 napi_disable(&hw->napi);
2143                 free_irq(hw->pdev->irq, hw);
2144                 hw->flags &= ~SKY2_HW_IRQ_SETUP;
2145         } else {
2146                 u32 imask;
2147
2148                 /* Disable port IRQ */
2149                 imask  = sky2_read32(hw, B0_IMSK);
2150                 imask &= ~portirq_msk[sky2->port];
2151                 sky2_write32(hw, B0_IMSK, imask);
2152                 sky2_read32(hw, B0_IMSK);
2153
2154                 synchronize_irq(hw->pdev->irq);
2155                 napi_synchronize(&hw->napi);
2156         }
2157
2158         sky2_hw_down(sky2);
2159
2160         sky2_free_buffers(sky2);
2161
2162         return 0;
2163 }
2164
2165 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2166 {
2167         if (hw->flags & SKY2_HW_FIBRE_PHY)
2168                 return SPEED_1000;
2169
2170         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2171                 if (aux & PHY_M_PS_SPEED_100)
2172                         return SPEED_100;
2173                 else
2174                         return SPEED_10;
2175         }
2176
2177         switch (aux & PHY_M_PS_SPEED_MSK) {
2178         case PHY_M_PS_SPEED_1000:
2179                 return SPEED_1000;
2180         case PHY_M_PS_SPEED_100:
2181                 return SPEED_100;
2182         default:
2183                 return SPEED_10;
2184         }
2185 }
2186
2187 static void sky2_link_up(struct sky2_port *sky2)
2188 {
2189         struct sky2_hw *hw = sky2->hw;
2190         unsigned port = sky2->port;
2191         static const char *fc_name[] = {
2192                 [FC_NONE]       = "none",
2193                 [FC_TX]         = "tx",
2194                 [FC_RX]         = "rx",
2195                 [FC_BOTH]       = "both",
2196         };
2197
2198         sky2_set_ipg(sky2);
2199
2200         sky2_enable_rx_tx(sky2);
2201
2202         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2203
2204         netif_carrier_on(sky2->netdev);
2205
2206         mod_timer(&hw->watchdog_timer, jiffies + 1);
2207
2208         /* Turn on link LED */
2209         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2210                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2211
2212         netif_info(sky2, link, sky2->netdev,
2213                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2214                    sky2->speed,
2215                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2216                    fc_name[sky2->flow_status]);
2217 }
2218
2219 static void sky2_link_down(struct sky2_port *sky2)
2220 {
2221         struct sky2_hw *hw = sky2->hw;
2222         unsigned port = sky2->port;
2223         u16 reg;
2224
2225         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2226
2227         reg = gma_read16(hw, port, GM_GP_CTRL);
2228         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2229         gma_write16(hw, port, GM_GP_CTRL, reg);
2230
2231         netif_carrier_off(sky2->netdev);
2232
2233         /* Turn off link LED */
2234         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2235
2236         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2237
2238         sky2_phy_init(hw, port);
2239 }
2240
2241 static enum flow_control sky2_flow(int rx, int tx)
2242 {
2243         if (rx)
2244                 return tx ? FC_BOTH : FC_RX;
2245         else
2246                 return tx ? FC_TX : FC_NONE;
2247 }
2248
2249 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2250 {
2251         struct sky2_hw *hw = sky2->hw;
2252         unsigned port = sky2->port;
2253         u16 advert, lpa;
2254
2255         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2256         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2257         if (lpa & PHY_M_AN_RF) {
2258                 netdev_err(sky2->netdev, "remote fault\n");
2259                 return -1;
2260         }
2261
2262         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2263                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2264                 return -1;
2265         }
2266
2267         sky2->speed = sky2_phy_speed(hw, aux);
2268         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2269
2270         /* Since the pause result bits seem to in different positions on
2271          * different chips. look at registers.
2272          */
2273         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2274                 /* Shift for bits in fiber PHY */
2275                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2276                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2277
2278                 if (advert & ADVERTISE_1000XPAUSE)
2279                         advert |= ADVERTISE_PAUSE_CAP;
2280                 if (advert & ADVERTISE_1000XPSE_ASYM)
2281                         advert |= ADVERTISE_PAUSE_ASYM;
2282                 if (lpa & LPA_1000XPAUSE)
2283                         lpa |= LPA_PAUSE_CAP;
2284                 if (lpa & LPA_1000XPAUSE_ASYM)
2285                         lpa |= LPA_PAUSE_ASYM;
2286         }
2287
2288         sky2->flow_status = FC_NONE;
2289         if (advert & ADVERTISE_PAUSE_CAP) {
2290                 if (lpa & LPA_PAUSE_CAP)
2291                         sky2->flow_status = FC_BOTH;
2292                 else if (advert & ADVERTISE_PAUSE_ASYM)
2293                         sky2->flow_status = FC_RX;
2294         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2295                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2296                         sky2->flow_status = FC_TX;
2297         }
2298
2299         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2300             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2301                 sky2->flow_status = FC_NONE;
2302
2303         if (sky2->flow_status & FC_TX)
2304                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2305         else
2306                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2307
2308         return 0;
2309 }
2310
2311 /* Interrupt from PHY */
2312 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2313 {
2314         struct net_device *dev = hw->dev[port];
2315         struct sky2_port *sky2 = netdev_priv(dev);
2316         u16 istatus, phystat;
2317
2318         if (!netif_running(dev))
2319                 return;
2320
2321         spin_lock(&sky2->phy_lock);
2322         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2323         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2324
2325         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2326                    istatus, phystat);
2327
2328         if (istatus & PHY_M_IS_AN_COMPL) {
2329                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2330                     !netif_carrier_ok(dev))
2331                         sky2_link_up(sky2);
2332                 goto out;
2333         }
2334
2335         if (istatus & PHY_M_IS_LSP_CHANGE)
2336                 sky2->speed = sky2_phy_speed(hw, phystat);
2337
2338         if (istatus & PHY_M_IS_DUP_CHANGE)
2339                 sky2->duplex =
2340                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2341
2342         if (istatus & PHY_M_IS_LST_CHANGE) {
2343                 if (phystat & PHY_M_PS_LINK_UP)
2344                         sky2_link_up(sky2);
2345                 else
2346                         sky2_link_down(sky2);
2347         }
2348 out:
2349         spin_unlock(&sky2->phy_lock);
2350 }
2351
2352 /* Special quick link interrupt (Yukon-2 Optima only) */
2353 static void sky2_qlink_intr(struct sky2_hw *hw)
2354 {
2355         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2356         u32 imask;
2357         u16 phy;
2358
2359         /* disable irq */
2360         imask = sky2_read32(hw, B0_IMSK);
2361         imask &= ~Y2_IS_PHY_QLNK;
2362         sky2_write32(hw, B0_IMSK, imask);
2363
2364         /* reset PHY Link Detect */
2365         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2366         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2367         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2368         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2369
2370         sky2_link_up(sky2);
2371 }
2372
2373 /* Transmit timeout is only called if we are running, carrier is up
2374  * and tx queue is full (stopped).
2375  */
2376 static void sky2_tx_timeout(struct net_device *dev)
2377 {
2378         struct sky2_port *sky2 = netdev_priv(dev);
2379         struct sky2_hw *hw = sky2->hw;
2380
2381         netif_err(sky2, timer, dev, "tx timeout\n");
2382
2383         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2384                       sky2->tx_cons, sky2->tx_prod,
2385                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2386                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2387
2388         /* can't restart safely under softirq */
2389         schedule_work(&hw->restart_work);
2390 }
2391
2392 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2393 {
2394         struct sky2_port *sky2 = netdev_priv(dev);
2395         struct sky2_hw *hw = sky2->hw;
2396         unsigned port = sky2->port;
2397         int err;
2398         u16 ctl, mode;
2399         u32 imask;
2400
2401         /* MTU size outside the spec */
2402         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2403                 return -EINVAL;
2404
2405         /* MTU > 1500 on yukon FE and FE+ not allowed */
2406         if (new_mtu > ETH_DATA_LEN &&
2407             (hw->chip_id == CHIP_ID_YUKON_FE ||
2408              hw->chip_id == CHIP_ID_YUKON_FE_P))
2409                 return -EINVAL;
2410
2411         if (!netif_running(dev)) {
2412                 dev->mtu = new_mtu;
2413                 netdev_update_features(dev);
2414                 return 0;
2415         }
2416
2417         imask = sky2_read32(hw, B0_IMSK);
2418         sky2_write32(hw, B0_IMSK, 0);
2419
2420         dev->trans_start = jiffies;     /* prevent tx timeout */
2421         napi_disable(&hw->napi);
2422         netif_tx_disable(dev);
2423
2424         synchronize_irq(hw->pdev->irq);
2425
2426         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2427                 sky2_set_tx_stfwd(hw, port);
2428
2429         ctl = gma_read16(hw, port, GM_GP_CTRL);
2430         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2431         sky2_rx_stop(sky2);
2432         sky2_rx_clean(sky2);
2433
2434         dev->mtu = new_mtu;
2435         netdev_update_features(dev);
2436
2437         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) | GM_SMOD_VLAN_ENA;
2438         if (sky2->speed > SPEED_100)
2439                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_1000);
2440         else
2441                 mode |= IPG_DATA_VAL(IPG_DATA_DEF_10_100);
2442
2443         if (dev->mtu > ETH_DATA_LEN)
2444                 mode |= GM_SMOD_JUMBO_ENA;
2445
2446         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2447
2448         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2449
2450         err = sky2_alloc_rx_skbs(sky2);
2451         if (!err)
2452                 sky2_rx_start(sky2);
2453         else
2454                 sky2_rx_clean(sky2);
2455         sky2_write32(hw, B0_IMSK, imask);
2456
2457         sky2_read32(hw, B0_Y2_SP_LISR);
2458         napi_enable(&hw->napi);
2459
2460         if (err)
2461                 dev_close(dev);
2462         else {
2463                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2464
2465                 netif_wake_queue(dev);
2466         }
2467
2468         return err;
2469 }
2470
2471 /* For small just reuse existing skb for next receive */
2472 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2473                                     const struct rx_ring_info *re,
2474                                     unsigned length)
2475 {
2476         struct sk_buff *skb;
2477
2478         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2479         if (likely(skb)) {
2480                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2481                                             length, PCI_DMA_FROMDEVICE);
2482                 skb_copy_from_linear_data(re->skb, skb->data, length);
2483                 skb->ip_summed = re->skb->ip_summed;
2484                 skb->csum = re->skb->csum;
2485                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2486                                                length, PCI_DMA_FROMDEVICE);
2487                 re->skb->ip_summed = CHECKSUM_NONE;
2488                 skb_put(skb, length);
2489         }
2490         return skb;
2491 }
2492
2493 /* Adjust length of skb with fragments to match received data */
2494 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2495                           unsigned int length)
2496 {
2497         int i, num_frags;
2498         unsigned int size;
2499
2500         /* put header into skb */
2501         size = min(length, hdr_space);
2502         skb->tail += size;
2503         skb->len += size;
2504         length -= size;
2505
2506         num_frags = skb_shinfo(skb)->nr_frags;
2507         for (i = 0; i < num_frags; i++) {
2508                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2509
2510                 if (length == 0) {
2511                         /* don't need this page */
2512                         __skb_frag_unref(frag);
2513                         --skb_shinfo(skb)->nr_frags;
2514                 } else {
2515                         size = min(length, (unsigned) PAGE_SIZE);
2516
2517                         skb_frag_size_set(frag, size);
2518                         skb->data_len += size;
2519                         skb->truesize += PAGE_SIZE;
2520                         skb->len += size;
2521                         length -= size;
2522                 }
2523         }
2524 }
2525
2526 /* Normal packet - take skb from ring element and put in a new one  */
2527 static struct sk_buff *receive_new(struct sky2_port *sky2,
2528                                    struct rx_ring_info *re,
2529                                    unsigned int length)
2530 {
2531         struct sk_buff *skb;
2532         struct rx_ring_info nre;
2533         unsigned hdr_space = sky2->rx_data_size;
2534
2535         nre.skb = sky2_rx_alloc(sky2, GFP_ATOMIC);
2536         if (unlikely(!nre.skb))
2537                 goto nobuf;
2538
2539         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2540                 goto nomap;
2541
2542         skb = re->skb;
2543         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2544         prefetch(skb->data);
2545         *re = nre;
2546
2547         if (skb_shinfo(skb)->nr_frags)
2548                 skb_put_frags(skb, hdr_space, length);
2549         else
2550                 skb_put(skb, length);
2551         return skb;
2552
2553 nomap:
2554         dev_kfree_skb(nre.skb);
2555 nobuf:
2556         return NULL;
2557 }
2558
2559 /*
2560  * Receive one packet.
2561  * For larger packets, get new buffer.
2562  */
2563 static struct sk_buff *sky2_receive(struct net_device *dev,
2564                                     u16 length, u32 status)
2565 {
2566         struct sky2_port *sky2 = netdev_priv(dev);
2567         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2568         struct sk_buff *skb = NULL;
2569         u16 count = (status & GMR_FS_LEN) >> 16;
2570
2571         if (status & GMR_FS_VLAN)
2572                 count -= VLAN_HLEN;     /* Account for vlan tag */
2573
2574         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2575                      "rx slot %u status 0x%x len %d\n",
2576                      sky2->rx_next, status, length);
2577
2578         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2579         prefetch(sky2->rx_ring + sky2->rx_next);
2580
2581         /* This chip has hardware problems that generates bogus status.
2582          * So do only marginal checking and expect higher level protocols
2583          * to handle crap frames.
2584          */
2585         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2586             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2587             length != count)
2588                 goto okay;
2589
2590         if (status & GMR_FS_ANY_ERR)
2591                 goto error;
2592
2593         if (!(status & GMR_FS_RX_OK))
2594                 goto resubmit;
2595
2596         /* if length reported by DMA does not match PHY, packet was truncated */
2597         if (length != count)
2598                 goto error;
2599
2600 okay:
2601         if (length < copybreak)
2602                 skb = receive_copy(sky2, re, length);
2603         else
2604                 skb = receive_new(sky2, re, length);
2605
2606         dev->stats.rx_dropped += (skb == NULL);
2607
2608 resubmit:
2609         sky2_rx_submit(sky2, re);
2610
2611         return skb;
2612
2613 error:
2614         ++dev->stats.rx_errors;
2615
2616         if (net_ratelimit())
2617                 netif_info(sky2, rx_err, dev,
2618                            "rx error, status 0x%x length %d\n", status, length);
2619
2620         goto resubmit;
2621 }
2622
2623 /* Transmit complete */
2624 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2625 {
2626         struct sky2_port *sky2 = netdev_priv(dev);
2627
2628         if (netif_running(dev)) {
2629                 sky2_tx_complete(sky2, last);
2630
2631                 /* Wake unless it's detached, and called e.g. from sky2_close() */
2632                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2633                         netif_wake_queue(dev);
2634         }
2635 }
2636
2637 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2638                                u32 status, struct sk_buff *skb)
2639 {
2640         if (status & GMR_FS_VLAN)
2641                 __vlan_hwaccel_put_tag(skb, be16_to_cpu(sky2->rx_tag));
2642
2643         if (skb->ip_summed == CHECKSUM_NONE)
2644                 netif_receive_skb(skb);
2645         else
2646                 napi_gro_receive(&sky2->hw->napi, skb);
2647 }
2648
2649 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2650                                 unsigned packets, unsigned bytes)
2651 {
2652         struct net_device *dev = hw->dev[port];
2653         struct sky2_port *sky2 = netdev_priv(dev);
2654
2655         if (packets == 0)
2656                 return;
2657
2658         u64_stats_update_begin(&sky2->rx_stats.syncp);
2659         sky2->rx_stats.packets += packets;
2660         sky2->rx_stats.bytes += bytes;
2661         u64_stats_update_end(&sky2->rx_stats.syncp);
2662
2663         dev->last_rx = jiffies;
2664         sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2665 }
2666
2667 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2668 {
2669         /* If this happens then driver assuming wrong format for chip type */
2670         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2671
2672         /* Both checksum counters are programmed to start at
2673          * the same offset, so unless there is a problem they
2674          * should match. This failure is an early indication that
2675          * hardware receive checksumming won't work.
2676          */
2677         if (likely((u16)(status >> 16) == (u16)status)) {
2678                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2679                 skb->ip_summed = CHECKSUM_COMPLETE;
2680                 skb->csum = le16_to_cpu(status);
2681         } else {
2682                 dev_notice(&sky2->hw->pdev->dev,
2683                            "%s: receive checksum problem (status = %#x)\n",
2684                            sky2->netdev->name, status);
2685
2686                 /* Disable checksum offload
2687                  * It will be reenabled on next ndo_set_features, but if it's
2688                  * really broken, will get disabled again
2689                  */
2690                 sky2->netdev->features &= ~NETIF_F_RXCSUM;
2691                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2692                              BMU_DIS_RX_CHKSUM);
2693         }
2694 }
2695
2696 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2697 {
2698         struct sk_buff *skb;
2699
2700         skb = sky2->rx_ring[sky2->rx_next].skb;
2701         skb->rxhash = le32_to_cpu(status);
2702 }
2703
2704 /* Process status response ring */
2705 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2706 {
2707         int work_done = 0;
2708         unsigned int total_bytes[2] = { 0 };
2709         unsigned int total_packets[2] = { 0 };
2710
2711         rmb();
2712         do {
2713                 struct sky2_port *sky2;
2714                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2715                 unsigned port;
2716                 struct net_device *dev;
2717                 struct sk_buff *skb;
2718                 u32 status;
2719                 u16 length;
2720                 u8 opcode = le->opcode;
2721
2722                 if (!(opcode & HW_OWNER))
2723                         break;
2724
2725                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2726
2727                 port = le->css & CSS_LINK_BIT;
2728                 dev = hw->dev[port];
2729                 sky2 = netdev_priv(dev);
2730                 length = le16_to_cpu(le->length);
2731                 status = le32_to_cpu(le->status);
2732
2733                 le->opcode = 0;
2734                 switch (opcode & ~HW_OWNER) {
2735                 case OP_RXSTAT:
2736                         total_packets[port]++;
2737                         total_bytes[port] += length;
2738
2739                         skb = sky2_receive(dev, length, status);
2740                         if (!skb)
2741                                 break;
2742
2743                         /* This chip reports checksum status differently */
2744                         if (hw->flags & SKY2_HW_NEW_LE) {
2745                                 if ((dev->features & NETIF_F_RXCSUM) &&
2746                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2747                                     (le->css & CSS_TCPUDPCSOK))
2748                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2749                                 else
2750                                         skb->ip_summed = CHECKSUM_NONE;
2751                         }
2752
2753                         skb->protocol = eth_type_trans(skb, dev);
2754
2755                         sky2_skb_rx(sky2, status, skb);
2756
2757                         /* Stop after net poll weight */
2758                         if (++work_done >= to_do)
2759                                 goto exit_loop;
2760                         break;
2761
2762                 case OP_RXVLAN:
2763                         sky2->rx_tag = length;
2764                         break;
2765
2766                 case OP_RXCHKSVLAN:
2767                         sky2->rx_tag = length;
2768                         /* fall through */
2769                 case OP_RXCHKS:
2770                         if (likely(dev->features & NETIF_F_RXCSUM))
2771                                 sky2_rx_checksum(sky2, status);
2772                         break;
2773
2774                 case OP_RSS_HASH:
2775                         sky2_rx_hash(sky2, status);
2776                         break;
2777
2778                 case OP_TXINDEXLE:
2779                         /* TX index reports status for both ports */
2780                         sky2_tx_done(hw->dev[0], status & 0xfff);
2781                         if (hw->dev[1])
2782                                 sky2_tx_done(hw->dev[1],
2783                                      ((status >> 24) & 0xff)
2784                                              | (u16)(length & 0xf) << 8);
2785                         break;
2786
2787                 default:
2788                         if (net_ratelimit())
2789                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2790                 }
2791         } while (hw->st_idx != idx);
2792
2793         /* Fully processed status ring so clear irq */
2794         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2795
2796 exit_loop:
2797         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2798         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2799
2800         return work_done;
2801 }
2802
2803 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2804 {
2805         struct net_device *dev = hw->dev[port];
2806
2807         if (net_ratelimit())
2808                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2809
2810         if (status & Y2_IS_PAR_RD1) {
2811                 if (net_ratelimit())
2812                         netdev_err(dev, "ram data read parity error\n");
2813                 /* Clear IRQ */
2814                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2815         }
2816
2817         if (status & Y2_IS_PAR_WR1) {
2818                 if (net_ratelimit())
2819                         netdev_err(dev, "ram data write parity error\n");
2820
2821                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2822         }
2823
2824         if (status & Y2_IS_PAR_MAC1) {
2825                 if (net_ratelimit())
2826                         netdev_err(dev, "MAC parity error\n");
2827                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2828         }
2829
2830         if (status & Y2_IS_PAR_RX1) {
2831                 if (net_ratelimit())
2832                         netdev_err(dev, "RX parity error\n");
2833                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2834         }
2835
2836         if (status & Y2_IS_TCP_TXA1) {
2837                 if (net_ratelimit())
2838                         netdev_err(dev, "TCP segmentation error\n");
2839                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2840         }
2841 }
2842
2843 static void sky2_hw_intr(struct sky2_hw *hw)
2844 {
2845         struct pci_dev *pdev = hw->pdev;
2846         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2847         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2848
2849         status &= hwmsk;
2850
2851         if (status & Y2_IS_TIST_OV)
2852                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2853
2854         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2855                 u16 pci_err;
2856
2857                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2858                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2859                 if (net_ratelimit())
2860                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2861                                 pci_err);
2862
2863                 sky2_pci_write16(hw, PCI_STATUS,
2864                                       pci_err | PCI_STATUS_ERROR_BITS);
2865                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2866         }
2867
2868         if (status & Y2_IS_PCI_EXP) {
2869                 /* PCI-Express uncorrectable Error occurred */
2870                 u32 err;
2871
2872                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2873                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2874                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2875                              0xfffffffful);
2876                 if (net_ratelimit())
2877                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2878
2879                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2880                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2881         }
2882
2883         if (status & Y2_HWE_L1_MASK)
2884                 sky2_hw_error(hw, 0, status);
2885         status >>= 8;
2886         if (status & Y2_HWE_L1_MASK)
2887                 sky2_hw_error(hw, 1, status);
2888 }
2889
2890 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2891 {
2892         struct net_device *dev = hw->dev[port];
2893         struct sky2_port *sky2 = netdev_priv(dev);
2894         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2895
2896         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2897
2898         if (status & GM_IS_RX_CO_OV)
2899                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2900
2901         if (status & GM_IS_TX_CO_OV)
2902                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2903
2904         if (status & GM_IS_RX_FF_OR) {
2905                 ++dev->stats.rx_fifo_errors;
2906                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2907         }
2908
2909         if (status & GM_IS_TX_FF_UR) {
2910                 ++dev->stats.tx_fifo_errors;
2911                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2912         }
2913 }
2914
2915 /* This should never happen it is a bug. */
2916 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2917 {
2918         struct net_device *dev = hw->dev[port];
2919         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2920
2921         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2922                 dev->name, (unsigned) q, (unsigned) idx,
2923                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2924
2925         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2926 }
2927
2928 static int sky2_rx_hung(struct net_device *dev)
2929 {
2930         struct sky2_port *sky2 = netdev_priv(dev);
2931         struct sky2_hw *hw = sky2->hw;
2932         unsigned port = sky2->port;
2933         unsigned rxq = rxqaddr[port];
2934         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2935         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2936         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2937         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2938
2939         /* If idle and MAC or PCI is stuck */
2940         if (sky2->check.last == dev->last_rx &&
2941             ((mac_rp == sky2->check.mac_rp &&
2942               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2943              /* Check if the PCI RX hang */
2944              (fifo_rp == sky2->check.fifo_rp &&
2945               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2946                 netdev_printk(KERN_DEBUG, dev,
2947                               "hung mac %d:%d fifo %d (%d:%d)\n",
2948                               mac_lev, mac_rp, fifo_lev,
2949                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2950                 return 1;
2951         } else {
2952                 sky2->check.last = dev->last_rx;
2953                 sky2->check.mac_rp = mac_rp;
2954                 sky2->check.mac_lev = mac_lev;
2955                 sky2->check.fifo_rp = fifo_rp;
2956                 sky2->check.fifo_lev = fifo_lev;
2957                 return 0;
2958         }
2959 }
2960
2961 static void sky2_watchdog(unsigned long arg)
2962 {
2963         struct sky2_hw *hw = (struct sky2_hw *) arg;
2964
2965         /* Check for lost IRQ once a second */
2966         if (sky2_read32(hw, B0_ISRC)) {
2967                 napi_schedule(&hw->napi);
2968         } else {
2969                 int i, active = 0;
2970
2971                 for (i = 0; i < hw->ports; i++) {
2972                         struct net_device *dev = hw->dev[i];
2973                         if (!netif_running(dev))
2974                                 continue;
2975                         ++active;
2976
2977                         /* For chips with Rx FIFO, check if stuck */
2978                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2979                              sky2_rx_hung(dev)) {
2980                                 netdev_info(dev, "receiver hang detected\n");
2981                                 schedule_work(&hw->restart_work);
2982                                 return;
2983                         }
2984                 }
2985
2986                 if (active == 0)
2987                         return;
2988         }
2989
2990         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2991 }
2992
2993 /* Hardware/software error handling */
2994 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2995 {
2996         if (net_ratelimit())
2997                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2998
2999         if (status & Y2_IS_HW_ERR)
3000                 sky2_hw_intr(hw);
3001
3002         if (status & Y2_IS_IRQ_MAC1)
3003                 sky2_mac_intr(hw, 0);
3004
3005         if (status & Y2_IS_IRQ_MAC2)
3006                 sky2_mac_intr(hw, 1);
3007
3008         if (status & Y2_IS_CHK_RX1)
3009                 sky2_le_error(hw, 0, Q_R1);
3010
3011         if (status & Y2_IS_CHK_RX2)
3012                 sky2_le_error(hw, 1, Q_R2);
3013
3014         if (status & Y2_IS_CHK_TXA1)
3015                 sky2_le_error(hw, 0, Q_XA1);
3016
3017         if (status & Y2_IS_CHK_TXA2)
3018                 sky2_le_error(hw, 1, Q_XA2);
3019 }
3020
3021 static int sky2_poll(struct napi_struct *napi, int work_limit)
3022 {
3023         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
3024         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
3025         int work_done = 0;
3026         u16 idx;
3027
3028         if (unlikely(status & Y2_IS_ERROR))
3029                 sky2_err_intr(hw, status);
3030
3031         if (status & Y2_IS_IRQ_PHY1)
3032                 sky2_phy_intr(hw, 0);
3033
3034         if (status & Y2_IS_IRQ_PHY2)
3035                 sky2_phy_intr(hw, 1);
3036
3037         if (status & Y2_IS_PHY_QLNK)
3038                 sky2_qlink_intr(hw);
3039
3040         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
3041                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
3042
3043                 if (work_done >= work_limit)
3044                         goto done;
3045         }
3046
3047         napi_complete(napi);
3048         sky2_read32(hw, B0_Y2_SP_LISR);
3049 done:
3050
3051         return work_done;
3052 }
3053
3054 static irqreturn_t sky2_intr(int irq, void *dev_id)
3055 {
3056         struct sky2_hw *hw = dev_id;
3057         u32 status;
3058
3059         /* Reading this mask interrupts as side effect */
3060         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3061         if (status == 0 || status == ~0)
3062                 return IRQ_NONE;
3063
3064         prefetch(&hw->st_le[hw->st_idx]);
3065
3066         napi_schedule(&hw->napi);
3067
3068         return IRQ_HANDLED;
3069 }
3070
3071 #ifdef CONFIG_NET_POLL_CONTROLLER
3072 static void sky2_netpoll(struct net_device *dev)
3073 {
3074         struct sky2_port *sky2 = netdev_priv(dev);
3075
3076         napi_schedule(&sky2->hw->napi);
3077 }
3078 #endif
3079
3080 /* Chip internal frequency for clock calculations */
3081 static u32 sky2_mhz(const struct sky2_hw *hw)
3082 {
3083         switch (hw->chip_id) {
3084         case CHIP_ID_YUKON_EC:
3085         case CHIP_ID_YUKON_EC_U:
3086         case CHIP_ID_YUKON_EX:
3087         case CHIP_ID_YUKON_SUPR:
3088         case CHIP_ID_YUKON_UL_2:
3089         case CHIP_ID_YUKON_OPT:
3090         case CHIP_ID_YUKON_PRM:
3091         case CHIP_ID_YUKON_OP_2:
3092                 return 125;
3093
3094         case CHIP_ID_YUKON_FE:
3095                 return 100;
3096
3097         case CHIP_ID_YUKON_FE_P:
3098                 return 50;
3099
3100         case CHIP_ID_YUKON_XL:
3101                 return 156;
3102
3103         default:
3104                 BUG();
3105         }
3106 }
3107
3108 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
3109 {
3110         return sky2_mhz(hw) * us;
3111 }
3112
3113 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
3114 {
3115         return clk / sky2_mhz(hw);
3116 }
3117
3118
3119 static int __devinit sky2_init(struct sky2_hw *hw)
3120 {
3121         u8 t8;
3122
3123         /* Enable all clocks and check for bad PCI access */
3124         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3125
3126         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3127
3128         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
3129         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
3130
3131         switch (hw->chip_id) {
3132         case CHIP_ID_YUKON_XL:
3133                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
3134                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
3135                         hw->flags |= SKY2_HW_RSS_BROKEN;
3136                 break;
3137
3138         case CHIP_ID_YUKON_EC_U:
3139                 hw->flags = SKY2_HW_GIGABIT
3140                         | SKY2_HW_NEWER_PHY
3141                         | SKY2_HW_ADV_POWER_CTL;
3142                 break;
3143
3144         case CHIP_ID_YUKON_EX:
3145                 hw->flags = SKY2_HW_GIGABIT
3146                         | SKY2_HW_NEWER_PHY
3147                         | SKY2_HW_NEW_LE
3148                         | SKY2_HW_ADV_POWER_CTL
3149                         | SKY2_HW_RSS_CHKSUM;
3150
3151                 /* New transmit checksum */
3152                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3153                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3154                 break;
3155
3156         case CHIP_ID_YUKON_EC:
3157                 /* This rev is really old, and requires untested workarounds */
3158                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3159                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3160                         return -EOPNOTSUPP;
3161                 }
3162                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3163                 break;
3164
3165         case CHIP_ID_YUKON_FE:
3166                 hw->flags = SKY2_HW_RSS_BROKEN;
3167                 break;
3168
3169         case CHIP_ID_YUKON_FE_P:
3170                 hw->flags = SKY2_HW_NEWER_PHY
3171                         | SKY2_HW_NEW_LE
3172                         | SKY2_HW_AUTO_TX_SUM
3173                         | SKY2_HW_ADV_POWER_CTL;
3174
3175                 /* The workaround for status conflicts VLAN tag detection. */
3176                 if (hw->chip_rev == CHIP_REV_YU_FE2_A0)
3177                         hw->flags |= SKY2_HW_VLAN_BROKEN | SKY2_HW_RSS_CHKSUM;
3178                 break;
3179
3180         case CHIP_ID_YUKON_SUPR:
3181                 hw->flags = SKY2_HW_GIGABIT
3182                         | SKY2_HW_NEWER_PHY
3183                         | SKY2_HW_NEW_LE
3184                         | SKY2_HW_AUTO_TX_SUM
3185                         | SKY2_HW_ADV_POWER_CTL;
3186
3187                 if (hw->chip_rev == CHIP_REV_YU_SU_A0)
3188                         hw->flags |= SKY2_HW_RSS_CHKSUM;
3189                 break;
3190
3191         case CHIP_ID_YUKON_UL_2:
3192                 hw->flags = SKY2_HW_GIGABIT
3193                         | SKY2_HW_ADV_POWER_CTL;
3194                 break;
3195
3196         case CHIP_ID_YUKON_OPT:
3197         case CHIP_ID_YUKON_PRM:
3198         case CHIP_ID_YUKON_OP_2:
3199                 hw->flags = SKY2_HW_GIGABIT
3200                         | SKY2_HW_NEW_LE
3201                         | SKY2_HW_ADV_POWER_CTL;
3202                 break;
3203
3204         default:
3205                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3206                         hw->chip_id);
3207                 return -EOPNOTSUPP;
3208         }
3209
3210         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3211         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3212                 hw->flags |= SKY2_HW_FIBRE_PHY;
3213
3214         hw->ports = 1;
3215         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3216         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3217                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3218                         ++hw->ports;
3219         }
3220
3221         if (sky2_read8(hw, B2_E_0))
3222                 hw->flags |= SKY2_HW_RAM_BUFFER;
3223
3224         return 0;
3225 }
3226
3227 static void sky2_reset(struct sky2_hw *hw)
3228 {
3229         struct pci_dev *pdev = hw->pdev;
3230         u16 status;
3231         int i;
3232         u32 hwe_mask = Y2_HWE_ALL_MASK;
3233
3234         /* disable ASF */
3235         if (hw->chip_id == CHIP_ID_YUKON_EX
3236             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3237                 sky2_write32(hw, CPU_WDOG, 0);
3238                 status = sky2_read16(hw, HCU_CCSR);
3239                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3240                             HCU_CCSR_UC_STATE_MSK);
3241                 /*
3242                  * CPU clock divider shouldn't be used because
3243                  * - ASF firmware may malfunction
3244                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3245                  */
3246                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3247                 sky2_write16(hw, HCU_CCSR, status);
3248                 sky2_write32(hw, CPU_WDOG, 0);
3249         } else
3250                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3251         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3252
3253         /* do a SW reset */
3254         sky2_write8(hw, B0_CTST, CS_RST_SET);
3255         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3256
3257         /* allow writes to PCI config */
3258         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3259
3260         /* clear PCI errors, if any */
3261         status = sky2_pci_read16(hw, PCI_STATUS);
3262         status |= PCI_STATUS_ERROR_BITS;
3263         sky2_pci_write16(hw, PCI_STATUS, status);
3264
3265         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3266
3267         if (pci_is_pcie(pdev)) {
3268                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3269                              0xfffffffful);
3270
3271                 /* If error bit is stuck on ignore it */
3272                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3273                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3274                 else
3275                         hwe_mask |= Y2_IS_PCI_EXP;
3276         }
3277
3278         sky2_power_on(hw);
3279         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3280
3281         for (i = 0; i < hw->ports; i++) {
3282                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3283                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3284
3285                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3286                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3287                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3288                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3289                                      | GMC_BYP_RETR_ON);
3290
3291         }
3292
3293         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3294                 /* enable MACSec clock gating */
3295                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3296         }
3297
3298         if (hw->chip_id == CHIP_ID_YUKON_OPT ||
3299             hw->chip_id == CHIP_ID_YUKON_PRM ||
3300             hw->chip_id == CHIP_ID_YUKON_OP_2) {
3301                 u16 reg;
3302
3303                 if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
3304                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3305                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3306
3307                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3308                         reg = 10;
3309
3310                         /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3311                         sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3312                 } else {
3313                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3314                         reg = 3;
3315                 }
3316
3317                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3318                 reg |= PSM_CONFIG_REG4_RST_PHY_LINK_DETECT;
3319
3320                 /* reset PHY Link Detect */
3321                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3322                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3323
3324                 /* check if PSMv2 was running before */
3325                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3326                 if (reg & PCI_EXP_LNKCTL_ASPMC)
3327                         /* restore the PCIe Link Control register */
3328                         sky2_pci_write16(hw, pdev->pcie_cap + PCI_EXP_LNKCTL,
3329                                          reg);
3330
3331                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3332
3333                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3334                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3335         }
3336
3337         /* Clear I2C IRQ noise */
3338         sky2_write32(hw, B2_I2C_IRQ, 1);
3339
3340         /* turn off hardware timer (unused) */
3341         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3342         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3343
3344         /* Turn off descriptor polling */
3345         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3346
3347         /* Turn off receive timestamp */
3348         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3349         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3350
3351         /* enable the Tx Arbiters */
3352         for (i = 0; i < hw->ports; i++)
3353                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3354
3355         /* Initialize ram interface */
3356         for (i = 0; i < hw->ports; i++) {
3357                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3358
3359                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3360                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3361                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3362                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3363                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3364                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3365                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3366                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3367                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3368                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3369                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3370                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3371         }
3372
3373         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3374
3375         for (i = 0; i < hw->ports; i++)
3376                 sky2_gmac_reset(hw, i);
3377
3378         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3379         hw->st_idx = 0;
3380
3381         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3382         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3383
3384         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3385         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3386
3387         /* Set the list last index */
3388         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3389
3390         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3391         sky2_write8(hw, STAT_FIFO_WM, 16);
3392
3393         /* set Status-FIFO ISR watermark */
3394         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3395                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3396         else
3397                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3398
3399         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3400         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3401         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3402
3403         /* enable status unit */
3404         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3405
3406         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3407         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3408         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3409 }
3410
3411 /* Take device down (offline).
3412  * Equivalent to doing dev_stop() but this does not
3413  * inform upper layers of the transition.
3414  */
3415 static void sky2_detach(struct net_device *dev)
3416 {
3417         if (netif_running(dev)) {
3418                 netif_tx_lock(dev);
3419                 netif_device_detach(dev);       /* stop txq */
3420                 netif_tx_unlock(dev);
3421                 sky2_close(dev);
3422         }
3423 }
3424
3425 /* Bring device back after doing sky2_detach */
3426 static int sky2_reattach(struct net_device *dev)
3427 {
3428         int err = 0;
3429
3430         if (netif_running(dev)) {
3431                 err = sky2_open(dev);
3432                 if (err) {
3433                         netdev_info(dev, "could not restart %d\n", err);
3434                         dev_close(dev);
3435                 } else {
3436                         netif_device_attach(dev);
3437                         sky2_set_multicast(dev);
3438                 }
3439         }
3440
3441         return err;
3442 }
3443
3444 static void sky2_all_down(struct sky2_hw *hw)
3445 {
3446         int i;
3447
3448         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3449                 sky2_read32(hw, B0_IMSK);
3450                 sky2_write32(hw, B0_IMSK, 0);
3451
3452                 synchronize_irq(hw->pdev->irq);
3453                 napi_disable(&hw->napi);
3454         }
3455
3456         for (i = 0; i < hw->ports; i++) {
3457                 struct net_device *dev = hw->dev[i];
3458                 struct sky2_port *sky2 = netdev_priv(dev);
3459
3460                 if (!netif_running(dev))
3461                         continue;
3462
3463                 netif_carrier_off(dev);
3464                 netif_tx_disable(dev);
3465                 sky2_hw_down(sky2);
3466         }
3467 }
3468
3469 static void sky2_all_up(struct sky2_hw *hw)
3470 {
3471         u32 imask = Y2_IS_BASE;
3472         int i;
3473
3474         for (i = 0; i < hw->ports; i++) {
3475                 struct net_device *dev = hw->dev[i];
3476                 struct sky2_port *sky2 = netdev_priv(dev);
3477
3478                 if (!netif_running(dev))
3479                         continue;
3480
3481                 sky2_hw_up(sky2);
3482                 sky2_set_multicast(dev);
3483                 imask |= portirq_msk[i];
3484                 netif_wake_queue(dev);
3485         }
3486
3487         if (hw->flags & SKY2_HW_IRQ_SETUP) {
3488                 sky2_write32(hw, B0_IMSK, imask);
3489                 sky2_read32(hw, B0_IMSK);
3490                 sky2_read32(hw, B0_Y2_SP_LISR);
3491                 napi_enable(&hw->napi);
3492         }
3493 }
3494
3495 static void sky2_restart(struct work_struct *work)
3496 {
3497         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3498
3499         rtnl_lock();
3500
3501         sky2_all_down(hw);
3502         sky2_reset(hw);
3503         sky2_all_up(hw);
3504
3505         rtnl_unlock();
3506 }
3507
3508 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3509 {
3510         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3511 }
3512
3513 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3514 {
3515         const struct sky2_port *sky2 = netdev_priv(dev);
3516
3517         wol->supported = sky2_wol_supported(sky2->hw);
3518         wol->wolopts = sky2->wol;
3519 }
3520
3521 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3522 {
3523         struct sky2_port *sky2 = netdev_priv(dev);
3524         struct sky2_hw *hw = sky2->hw;
3525         bool enable_wakeup = false;
3526         int i;
3527
3528         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3529             !device_can_wakeup(&hw->pdev->dev))
3530                 return -EOPNOTSUPP;
3531
3532         sky2->wol = wol->wolopts;
3533
3534         for (i = 0; i < hw->ports; i++) {
3535                 struct net_device *dev = hw->dev[i];
3536                 struct sky2_port *sky2 = netdev_priv(dev);
3537
3538                 if (sky2->wol)
3539                         enable_wakeup = true;
3540         }
3541         device_set_wakeup_enable(&hw->pdev->dev, enable_wakeup);
3542
3543         return 0;
3544 }
3545
3546 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3547 {
3548         if (sky2_is_copper(hw)) {
3549                 u32 modes = SUPPORTED_10baseT_Half
3550                         | SUPPORTED_10baseT_Full
3551                         | SUPPORTED_100baseT_Half
3552                         | SUPPORTED_100baseT_Full;
3553
3554                 if (hw->flags & SKY2_HW_GIGABIT)
3555                         modes |= SUPPORTED_1000baseT_Half
3556                                 | SUPPORTED_1000baseT_Full;
3557                 return modes;
3558         } else
3559                 return SUPPORTED_1000baseT_Half
3560                         | SUPPORTED_1000baseT_Full;
3561 }
3562
3563 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3564 {
3565         struct sky2_port *sky2 = netdev_priv(dev);
3566         struct sky2_hw *hw = sky2->hw;
3567
3568         ecmd->transceiver = XCVR_INTERNAL;
3569         ecmd->supported = sky2_supported_modes(hw);
3570         ecmd->phy_address = PHY_ADDR_MARV;
3571         if (sky2_is_copper(hw)) {
3572                 ecmd->port = PORT_TP;
3573                 ethtool_cmd_speed_set(ecmd, sky2->speed);
3574                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_TP;
3575         } else {
3576                 ethtool_cmd_speed_set(ecmd, SPEED_1000);
3577                 ecmd->port = PORT_FIBRE;
3578                 ecmd->supported |=  SUPPORTED_Autoneg | SUPPORTED_FIBRE;
3579         }
3580
3581         ecmd->advertising = sky2->advertising;
3582         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3583                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3584         ecmd->duplex = sky2->duplex;
3585         return 0;
3586 }
3587
3588 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3589 {
3590         struct sky2_port *sky2 = netdev_priv(dev);
3591         const struct sky2_hw *hw = sky2->hw;
3592         u32 supported = sky2_supported_modes(hw);
3593
3594         if (ecmd->autoneg == AUTONEG_ENABLE) {
3595                 if (ecmd->advertising & ~supported)
3596                         return -EINVAL;
3597
3598                 if (sky2_is_copper(hw))
3599                         sky2->advertising = ecmd->advertising |
3600                                             ADVERTISED_TP |
3601                                             ADVERTISED_Autoneg;
3602                 else
3603                         sky2->advertising = ecmd->advertising |
3604                                             ADVERTISED_FIBRE |
3605                                             ADVERTISED_Autoneg;
3606
3607                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3608                 sky2->duplex = -1;
3609                 sky2->speed = -1;
3610         } else {
3611                 u32 setting;
3612                 u32 speed = ethtool_cmd_speed(ecmd);
3613
3614                 switch (speed) {
3615                 case SPEED_1000:
3616                         if (ecmd->duplex == DUPLEX_FULL)
3617                                 setting = SUPPORTED_1000baseT_Full;
3618                         else if (ecmd->duplex == DUPLEX_HALF)
3619                                 setting = SUPPORTED_1000baseT_Half;
3620                         else
3621                                 return -EINVAL;
3622                         break;
3623                 case SPEED_100:
3624                         if (ecmd->duplex == DUPLEX_FULL)
3625                                 setting = SUPPORTED_100baseT_Full;
3626                         else if (ecmd->duplex == DUPLEX_HALF)
3627                                 setting = SUPPORTED_100baseT_Half;
3628                         else
3629                                 return -EINVAL;
3630                         break;
3631
3632                 case SPEED_10:
3633                         if (ecmd->duplex == DUPLEX_FULL)
3634                                 setting = SUPPORTED_10baseT_Full;
3635                         else if (ecmd->duplex == DUPLEX_HALF)
3636                                 setting = SUPPORTED_10baseT_Half;
3637                         else
3638                                 return -EINVAL;
3639                         break;
3640                 default:
3641                         return -EINVAL;
3642                 }
3643
3644                 if ((setting & supported) == 0)
3645                         return -EINVAL;
3646
3647                 sky2->speed = speed;
3648                 sky2->duplex = ecmd->duplex;
3649                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3650         }
3651
3652         if (netif_running(dev)) {
3653                 sky2_phy_reinit(sky2);
3654                 sky2_set_multicast(dev);
3655         }
3656
3657         return 0;
3658 }
3659
3660 static void sky2_get_drvinfo(struct net_device *dev,
3661                              struct ethtool_drvinfo *info)
3662 {
3663         struct sky2_port *sky2 = netdev_priv(dev);
3664
3665         strlcpy(info->driver, DRV_NAME, sizeof(info->driver));
3666         strlcpy(info->version, DRV_VERSION, sizeof(info->version));
3667         strlcpy(info->bus_info, pci_name(sky2->hw->pdev),
3668                 sizeof(info->bus_info));
3669 }
3670
3671 static const struct sky2_stat {
3672         char name[ETH_GSTRING_LEN];
3673         u16 offset;
3674 } sky2_stats[] = {
3675         { "tx_bytes",      GM_TXO_OK_HI },
3676         { "rx_bytes",      GM_RXO_OK_HI },
3677         { "tx_broadcast",  GM_TXF_BC_OK },
3678         { "rx_broadcast",  GM_RXF_BC_OK },
3679         { "tx_multicast",  GM_TXF_MC_OK },
3680         { "rx_multicast",  GM_RXF_MC_OK },
3681         { "tx_unicast",    GM_TXF_UC_OK },
3682         { "rx_unicast",    GM_RXF_UC_OK },
3683         { "tx_mac_pause",  GM_TXF_MPAUSE },
3684         { "rx_mac_pause",  GM_RXF_MPAUSE },
3685         { "collisions",    GM_TXF_COL },
3686         { "late_collision",GM_TXF_LAT_COL },
3687         { "aborted",       GM_TXF_ABO_COL },
3688         { "single_collisions", GM_TXF_SNG_COL },
3689         { "multi_collisions", GM_TXF_MUL_COL },
3690
3691         { "rx_short",      GM_RXF_SHT },
3692         { "rx_runt",       GM_RXE_FRAG },
3693         { "rx_64_byte_packets", GM_RXF_64B },
3694         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3695         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3696         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3697         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3698         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3699         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3700         { "rx_too_long",   GM_RXF_LNG_ERR },
3701         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3702         { "rx_jabber",     GM_RXF_JAB_PKT },
3703         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3704
3705         { "tx_64_byte_packets", GM_TXF_64B },
3706         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3707         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3708         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3709         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3710         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3711         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3712         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3713 };
3714
3715 static u32 sky2_get_msglevel(struct net_device *netdev)
3716 {
3717         struct sky2_port *sky2 = netdev_priv(netdev);
3718         return sky2->msg_enable;
3719 }
3720
3721 static int sky2_nway_reset(struct net_device *dev)
3722 {
3723         struct sky2_port *sky2 = netdev_priv(dev);
3724
3725         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3726                 return -EINVAL;
3727
3728         sky2_phy_reinit(sky2);
3729         sky2_set_multicast(dev);
3730
3731         return 0;
3732 }
3733
3734 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3735 {
3736         struct sky2_hw *hw = sky2->hw;
3737         unsigned port = sky2->port;
3738         int i;
3739
3740         data[0] = get_stats64(hw, port, GM_TXO_OK_LO);
3741         data[1] = get_stats64(hw, port, GM_RXO_OK_LO);
3742
3743         for (i = 2; i < count; i++)
3744                 data[i] = get_stats32(hw, port, sky2_stats[i].offset);
3745 }
3746
3747 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3748 {
3749         struct sky2_port *sky2 = netdev_priv(netdev);
3750         sky2->msg_enable = value;
3751 }
3752
3753 static int sky2_get_sset_count(struct net_device *dev, int sset)
3754 {
3755         switch (sset) {
3756         case ETH_SS_STATS:
3757                 return ARRAY_SIZE(sky2_stats);
3758         default:
3759                 return -EOPNOTSUPP;
3760         }
3761 }
3762
3763 static void sky2_get_ethtool_stats(struct net_device *dev,
3764                                    struct ethtool_stats *stats, u64 * data)
3765 {
3766         struct sky2_port *sky2 = netdev_priv(dev);
3767
3768         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3769 }
3770
3771 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3772 {
3773         int i;
3774
3775         switch (stringset) {
3776         case ETH_SS_STATS:
3777                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3778                         memcpy(data + i * ETH_GSTRING_LEN,
3779                                sky2_stats[i].name, ETH_GSTRING_LEN);
3780                 break;
3781         }
3782 }
3783
3784 static int sky2_set_mac_address(struct net_device *dev, void *p)
3785 {
3786         struct sky2_port *sky2 = netdev_priv(dev);
3787         struct sky2_hw *hw = sky2->hw;
3788         unsigned port = sky2->port;
3789         const struct sockaddr *addr = p;
3790
3791         if (!is_valid_ether_addr(addr->sa_data))
3792                 return -EADDRNOTAVAIL;
3793
3794         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3795         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3796                     dev->dev_addr, ETH_ALEN);
3797         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3798                     dev->dev_addr, ETH_ALEN);
3799
3800         /* virtual address for data */
3801         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3802
3803         /* physical address: used for pause frames */
3804         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3805
3806         return 0;
3807 }
3808
3809 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3810 {
3811         u32 bit;
3812
3813         bit = ether_crc(ETH_ALEN, addr) & 63;
3814         filter[bit >> 3] |= 1 << (bit & 7);
3815 }
3816
3817 static void sky2_set_multicast(struct net_device *dev)
3818 {
3819         struct sky2_port *sky2 = netdev_priv(dev);
3820         struct sky2_hw *hw = sky2->hw;
3821         unsigned port = sky2->port;
3822         struct netdev_hw_addr *ha;
3823         u16 reg;
3824         u8 filter[8];
3825         int rx_pause;
3826         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3827
3828         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3829         memset(filter, 0, sizeof(filter));
3830
3831         reg = gma_read16(hw, port, GM_RX_CTRL);
3832         reg |= GM_RXCR_UCF_ENA;
3833
3834         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3835                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3836         else if (dev->flags & IFF_ALLMULTI)
3837                 memset(filter, 0xff, sizeof(filter));
3838         else if (netdev_mc_empty(dev) && !rx_pause)
3839                 reg &= ~GM_RXCR_MCF_ENA;
3840         else {
3841                 reg |= GM_RXCR_MCF_ENA;
3842
3843                 if (rx_pause)
3844                         sky2_add_filter(filter, pause_mc_addr);
3845
3846                 netdev_for_each_mc_addr(ha, dev)
3847                         sky2_add_filter(filter, ha->addr);
3848         }
3849
3850         gma_write16(hw, port, GM_MC_ADDR_H1,
3851                     (u16) filter[0] | ((u16) filter[1] << 8));
3852         gma_write16(hw, port, GM_MC_ADDR_H2,
3853                     (u16) filter[2] | ((u16) filter[3] << 8));
3854         gma_write16(hw, port, GM_MC_ADDR_H3,
3855                     (u16) filter[4] | ((u16) filter[5] << 8));
3856         gma_write16(hw, port, GM_MC_ADDR_H4,
3857                     (u16) filter[6] | ((u16) filter[7] << 8));
3858
3859         gma_write16(hw, port, GM_RX_CTRL, reg);
3860 }
3861
3862 static struct rtnl_link_stats64 *sky2_get_stats(struct net_device *dev,
3863                                                 struct rtnl_link_stats64 *stats)
3864 {
3865         struct sky2_port *sky2 = netdev_priv(dev);
3866         struct sky2_hw *hw = sky2->hw;
3867         unsigned port = sky2->port;
3868         unsigned int start;
3869         u64 _bytes, _packets;
3870
3871         do {
3872                 start = u64_stats_fetch_begin_bh(&sky2->rx_stats.syncp);
3873                 _bytes = sky2->rx_stats.bytes;
3874                 _packets = sky2->rx_stats.packets;
3875         } while (u64_stats_fetch_retry_bh(&sky2->rx_stats.syncp, start));
3876
3877         stats->rx_packets = _packets;
3878         stats->rx_bytes = _bytes;
3879
3880         do {
3881                 start = u64_stats_fetch_begin_bh(&sky2->tx_stats.syncp);
3882                 _bytes = sky2->tx_stats.bytes;
3883                 _packets = sky2->tx_stats.packets;
3884         } while (u64_stats_fetch_retry_bh(&sky2->tx_stats.syncp, start));
3885
3886         stats->tx_packets = _packets;
3887         stats->tx_bytes = _bytes;
3888
3889         stats->multicast = get_stats32(hw, port, GM_RXF_MC_OK)
3890                 + get_stats32(hw, port, GM_RXF_BC_OK);
3891
3892         stats->collisions = get_stats32(hw, port, GM_TXF_COL);
3893
3894         stats->rx_length_errors = get_stats32(hw, port, GM_RXF_LNG_ERR);
3895         stats->rx_crc_errors = get_stats32(hw, port, GM_RXF_FCS_ERR);
3896         stats->rx_frame_errors = get_stats32(hw, port, GM_RXF_SHT)
3897                 + get_stats32(hw, port, GM_RXE_FRAG);
3898         stats->rx_over_errors = get_stats32(hw, port, GM_RXE_FIFO_OV);
3899
3900         stats->rx_dropped = dev->stats.rx_dropped;
3901         stats->rx_fifo_errors = dev->stats.rx_fifo_errors;
3902         stats->tx_fifo_errors = dev->stats.tx_fifo_errors;
3903
3904         return stats;
3905 }
3906
3907 /* Can have one global because blinking is controlled by
3908  * ethtool and that is always under RTNL mutex
3909  */
3910 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3911 {
3912         struct sky2_hw *hw = sky2->hw;
3913         unsigned port = sky2->port;
3914
3915         spin_lock_bh(&sky2->phy_lock);
3916         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3917             hw->chip_id == CHIP_ID_YUKON_EX ||
3918             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3919                 u16 pg;
3920                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3921                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3922
3923                 switch (mode) {
3924                 case MO_LED_OFF:
3925                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3926                                      PHY_M_LEDC_LOS_CTRL(8) |
3927                                      PHY_M_LEDC_INIT_CTRL(8) |
3928                                      PHY_M_LEDC_STA1_CTRL(8) |
3929                                      PHY_M_LEDC_STA0_CTRL(8));
3930                         break;
3931                 case MO_LED_ON:
3932                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3933                                      PHY_M_LEDC_LOS_CTRL(9) |
3934                                      PHY_M_LEDC_INIT_CTRL(9) |
3935                                      PHY_M_LEDC_STA1_CTRL(9) |
3936                                      PHY_M_LEDC_STA0_CTRL(9));
3937                         break;
3938                 case MO_LED_BLINK:
3939                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3940                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3941                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3942                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3943                                      PHY_M_LEDC_STA0_CTRL(0xa));
3944                         break;
3945                 case MO_LED_NORM:
3946                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3947                                      PHY_M_LEDC_LOS_CTRL(1) |
3948                                      PHY_M_LEDC_INIT_CTRL(8) |
3949                                      PHY_M_LEDC_STA1_CTRL(7) |
3950                                      PHY_M_LEDC_STA0_CTRL(7));
3951                 }
3952
3953                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3954         } else
3955                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3956                                      PHY_M_LED_MO_DUP(mode) |
3957                                      PHY_M_LED_MO_10(mode) |
3958                                      PHY_M_LED_MO_100(mode) |
3959                                      PHY_M_LED_MO_1000(mode) |
3960                                      PHY_M_LED_MO_RX(mode) |
3961                                      PHY_M_LED_MO_TX(mode));
3962
3963         spin_unlock_bh(&sky2->phy_lock);
3964 }
3965
3966 /* blink LED's for finding board */
3967 static int sky2_set_phys_id(struct net_device *dev,
3968                             enum ethtool_phys_id_state state)
3969 {
3970         struct sky2_port *sky2 = netdev_priv(dev);
3971
3972         switch (state) {
3973         case ETHTOOL_ID_ACTIVE:
3974                 return 1;       /* cycle on/off once per second */
3975         case ETHTOOL_ID_INACTIVE:
3976                 sky2_led(sky2, MO_LED_NORM);
3977                 break;
3978         case ETHTOOL_ID_ON:
3979                 sky2_led(sky2, MO_LED_ON);
3980                 break;
3981         case ETHTOOL_ID_OFF:
3982                 sky2_led(sky2, MO_LED_OFF);
3983                 break;
3984         }
3985
3986         return 0;
3987 }
3988
3989 static void sky2_get_pauseparam(struct net_device *dev,
3990                                 struct ethtool_pauseparam *ecmd)
3991 {
3992         struct sky2_port *sky2 = netdev_priv(dev);
3993
3994         switch (sky2->flow_mode) {
3995         case FC_NONE:
3996                 ecmd->tx_pause = ecmd->rx_pause = 0;
3997                 break;
3998         case FC_TX:
3999                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
4000                 break;
4001         case FC_RX:
4002                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
4003                 break;
4004         case FC_BOTH:
4005                 ecmd->tx_pause = ecmd->rx_pause = 1;
4006         }
4007
4008         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
4009                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
4010 }
4011
4012 static int sky2_set_pauseparam(struct net_device *dev,
4013                                struct ethtool_pauseparam *ecmd)
4014 {
4015         struct sky2_port *sky2 = netdev_priv(dev);
4016
4017         if (ecmd->autoneg == AUTONEG_ENABLE)
4018                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
4019         else
4020                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
4021
4022         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
4023
4024         if (netif_running(dev))
4025                 sky2_phy_reinit(sky2);
4026
4027         return 0;
4028 }
4029
4030 static int sky2_get_coalesce(struct net_device *dev,
4031                              struct ethtool_coalesce *ecmd)
4032 {
4033         struct sky2_port *sky2 = netdev_priv(dev);
4034         struct sky2_hw *hw = sky2->hw;
4035
4036         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
4037                 ecmd->tx_coalesce_usecs = 0;
4038         else {
4039                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
4040                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
4041         }
4042         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
4043
4044         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
4045                 ecmd->rx_coalesce_usecs = 0;
4046         else {
4047                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
4048                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
4049         }
4050         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
4051
4052         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
4053                 ecmd->rx_coalesce_usecs_irq = 0;
4054         else {
4055                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
4056                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
4057         }
4058
4059         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
4060
4061         return 0;
4062 }
4063
4064 /* Note: this affect both ports */
4065 static int sky2_set_coalesce(struct net_device *dev,
4066                              struct ethtool_coalesce *ecmd)
4067 {
4068         struct sky2_port *sky2 = netdev_priv(dev);
4069         struct sky2_hw *hw = sky2->hw;
4070         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
4071
4072         if (ecmd->tx_coalesce_usecs > tmax ||
4073             ecmd->rx_coalesce_usecs > tmax ||
4074             ecmd->rx_coalesce_usecs_irq > tmax)
4075                 return -EINVAL;
4076
4077         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
4078                 return -EINVAL;
4079         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
4080                 return -EINVAL;
4081         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
4082                 return -EINVAL;
4083
4084         if (ecmd->tx_coalesce_usecs == 0)
4085                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
4086         else {
4087                 sky2_write32(hw, STAT_TX_TIMER_INI,
4088                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
4089                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
4090         }
4091         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
4092
4093         if (ecmd->rx_coalesce_usecs == 0)
4094                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
4095         else {
4096                 sky2_write32(hw, STAT_LEV_TIMER_INI,
4097                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
4098                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
4099         }
4100         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
4101
4102         if (ecmd->rx_coalesce_usecs_irq == 0)
4103                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
4104         else {
4105                 sky2_write32(hw, STAT_ISR_TIMER_INI,
4106                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
4107                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
4108         }
4109         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
4110         return 0;
4111 }
4112
4113 /*
4114  * Hardware is limited to min of 128 and max of 2048 for ring size
4115  * and  rounded up to next power of two
4116  * to avoid division in modulus calclation
4117  */
4118 static unsigned long roundup_ring_size(unsigned long pending)
4119 {
4120         return max(128ul, roundup_pow_of_two(pending+1));
4121 }
4122
4123 static void sky2_get_ringparam(struct net_device *dev,
4124                                struct ethtool_ringparam *ering)
4125 {
4126         struct sky2_port *sky2 = netdev_priv(dev);
4127
4128         ering->rx_max_pending = RX_MAX_PENDING;
4129         ering->tx_max_pending = TX_MAX_PENDING;
4130
4131         ering->rx_pending = sky2->rx_pending;
4132         ering->tx_pending = sky2->tx_pending;
4133 }
4134
4135 static int sky2_set_ringparam(struct net_device *dev,
4136                               struct ethtool_ringparam *ering)
4137 {
4138         struct sky2_port *sky2 = netdev_priv(dev);
4139
4140         if (ering->rx_pending > RX_MAX_PENDING ||
4141             ering->rx_pending < 8 ||
4142             ering->tx_pending < TX_MIN_PENDING ||
4143             ering->tx_pending > TX_MAX_PENDING)
4144                 return -EINVAL;
4145
4146         sky2_detach(dev);
4147
4148         sky2->rx_pending = ering->rx_pending;
4149         sky2->tx_pending = ering->tx_pending;
4150         sky2->tx_ring_size = roundup_ring_size(sky2->tx_pending);
4151
4152         return sky2_reattach(dev);
4153 }
4154
4155 static int sky2_get_regs_len(struct net_device *dev)
4156 {
4157         return 0x4000;
4158 }
4159
4160 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
4161 {
4162         /* This complicated switch statement is to make sure and
4163          * only access regions that are unreserved.
4164          * Some blocks are only valid on dual port cards.
4165          */
4166         switch (b) {
4167         /* second port */
4168         case 5:         /* Tx Arbiter 2 */
4169         case 9:         /* RX2 */
4170         case 14 ... 15: /* TX2 */
4171         case 17: case 19: /* Ram Buffer 2 */
4172         case 22 ... 23: /* Tx Ram Buffer 2 */
4173         case 25:        /* Rx MAC Fifo 1 */
4174         case 27:        /* Tx MAC Fifo 2 */
4175         case 31:        /* GPHY 2 */
4176         case 40 ... 47: /* Pattern Ram 2 */
4177         case 52: case 54: /* TCP Segmentation 2 */
4178         case 112 ... 116: /* GMAC 2 */
4179                 return hw->ports > 1;
4180
4181         case 0:         /* Control */
4182         case 2:         /* Mac address */
4183         case 4:         /* Tx Arbiter 1 */
4184         case 7:         /* PCI express reg */
4185         case 8:         /* RX1 */
4186         case 12 ... 13: /* TX1 */
4187         case 16: case 18:/* Rx Ram Buffer 1 */
4188         case 20 ... 21: /* Tx Ram Buffer 1 */
4189         case 24:        /* Rx MAC Fifo 1 */
4190         case 26:        /* Tx MAC Fifo 1 */
4191         case 28 ... 29: /* Descriptor and status unit */
4192         case 30:        /* GPHY 1*/
4193         case 32 ... 39: /* Pattern Ram 1 */
4194         case 48: case 50: /* TCP Segmentation 1 */
4195         case 56 ... 60: /* PCI space */
4196         case 80 ... 84: /* GMAC 1 */
4197                 return 1;
4198
4199         default:
4200                 return 0;
4201         }
4202 }
4203
4204 /*
4205  * Returns copy of control register region
4206  * Note: ethtool_get_regs always provides full size (16k) buffer
4207  */
4208 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4209                           void *p)
4210 {
4211         const struct sky2_port *sky2 = netdev_priv(dev);
4212         const void __iomem *io = sky2->hw->regs;
4213         unsigned int b;
4214
4215         regs->version = 1;
4216
4217         for (b = 0; b < 128; b++) {
4218                 /* skip poisonous diagnostic ram region in block 3 */
4219                 if (b == 3)
4220                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4221                 else if (sky2_reg_access_ok(sky2->hw, b))
4222                         memcpy_fromio(p, io, 128);
4223                 else
4224                         memset(p, 0, 128);
4225
4226                 p += 128;
4227                 io += 128;
4228         }
4229 }
4230
4231 static int sky2_get_eeprom_len(struct net_device *dev)
4232 {
4233         struct sky2_port *sky2 = netdev_priv(dev);
4234         struct sky2_hw *hw = sky2->hw;
4235         u16 reg2;
4236
4237         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4238         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4239 }
4240
4241 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4242 {
4243         unsigned long start = jiffies;
4244
4245         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4246                 /* Can take up to 10.6 ms for write */
4247                 if (time_after(jiffies, start + HZ/4)) {
4248                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4249                         return -ETIMEDOUT;
4250                 }
4251                 mdelay(1);
4252         }
4253
4254         return 0;
4255 }
4256
4257 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4258                          u16 offset, size_t length)
4259 {
4260         int rc = 0;
4261
4262         while (length > 0) {
4263                 u32 val;
4264
4265                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4266                 rc = sky2_vpd_wait(hw, cap, 0);
4267                 if (rc)
4268                         break;
4269
4270                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4271
4272                 memcpy(data, &val, min(sizeof(val), length));
4273                 offset += sizeof(u32);
4274                 data += sizeof(u32);
4275                 length -= sizeof(u32);
4276         }
4277
4278         return rc;
4279 }
4280
4281 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4282                           u16 offset, unsigned int length)
4283 {
4284         unsigned int i;
4285         int rc = 0;
4286
4287         for (i = 0; i < length; i += sizeof(u32)) {
4288                 u32 val = *(u32 *)(data + i);
4289
4290                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4291                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4292
4293                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4294                 if (rc)
4295                         break;
4296         }
4297         return rc;
4298 }
4299
4300 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4301                            u8 *data)
4302 {
4303         struct sky2_port *sky2 = netdev_priv(dev);
4304         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4305
4306         if (!cap)
4307                 return -EINVAL;
4308
4309         eeprom->magic = SKY2_EEPROM_MAGIC;
4310
4311         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4312 }
4313
4314 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4315                            u8 *data)
4316 {
4317         struct sky2_port *sky2 = netdev_priv(dev);
4318         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4319
4320         if (!cap)
4321                 return -EINVAL;
4322
4323         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4324                 return -EINVAL;
4325
4326         /* Partial writes not supported */
4327         if ((eeprom->offset & 3) || (eeprom->len & 3))
4328                 return -EINVAL;
4329
4330         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4331 }
4332
4333 static netdev_features_t sky2_fix_features(struct net_device *dev,
4334         netdev_features_t features)
4335 {
4336         const struct sky2_port *sky2 = netdev_priv(dev);
4337         const struct sky2_hw *hw = sky2->hw;
4338
4339         /* In order to do Jumbo packets on these chips, need to turn off the
4340          * transmit store/forward. Therefore checksum offload won't work.
4341          */
4342         if (dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U) {
4343                 netdev_info(dev, "checksum offload not possible with jumbo frames\n");
4344                 features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
4345         }
4346
4347         /* Some hardware requires receive checksum for RSS to work. */
4348         if ( (features & NETIF_F_RXHASH) &&
4349              !(features & NETIF_F_RXCSUM) &&
4350              (sky2->hw->flags & SKY2_HW_RSS_CHKSUM)) {
4351                 netdev_info(dev, "receive hashing forces receive checksum\n");
4352                 features |= NETIF_F_RXCSUM;
4353         }
4354
4355         return features;
4356 }
4357
4358 static int sky2_set_features(struct net_device *dev, netdev_features_t features)
4359 {
4360         struct sky2_port *sky2 = netdev_priv(dev);
4361         netdev_features_t changed = dev->features ^ features;
4362
4363         if (changed & NETIF_F_RXCSUM) {
4364                 bool on = features & NETIF_F_RXCSUM;
4365                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
4366                              on ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
4367         }
4368
4369         if (changed & NETIF_F_RXHASH)
4370                 rx_set_rss(dev, features);
4371
4372         if (changed & (NETIF_F_HW_VLAN_TX|NETIF_F_HW_VLAN_RX))
4373                 sky2_vlan_mode(dev, features);
4374
4375         return 0;
4376 }
4377
4378 static const struct ethtool_ops sky2_ethtool_ops = {
4379         .get_settings   = sky2_get_settings,
4380         .set_settings   = sky2_set_settings,
4381         .get_drvinfo    = sky2_get_drvinfo,
4382         .get_wol        = sky2_get_wol,
4383         .set_wol        = sky2_set_wol,
4384         .get_msglevel   = sky2_get_msglevel,
4385         .set_msglevel   = sky2_set_msglevel,
4386         .nway_reset     = sky2_nway_reset,
4387         .get_regs_len   = sky2_get_regs_len,
4388         .get_regs       = sky2_get_regs,
4389         .get_link       = ethtool_op_get_link,
4390         .get_eeprom_len = sky2_get_eeprom_len,
4391         .get_eeprom     = sky2_get_eeprom,
4392         .set_eeprom     = sky2_set_eeprom,
4393         .get_strings    = sky2_get_strings,
4394         .get_coalesce   = sky2_get_coalesce,
4395         .set_coalesce   = sky2_set_coalesce,
4396         .get_ringparam  = sky2_get_ringparam,
4397         .set_ringparam  = sky2_set_ringparam,
4398         .get_pauseparam = sky2_get_pauseparam,
4399         .set_pauseparam = sky2_set_pauseparam,
4400         .set_phys_id    = sky2_set_phys_id,
4401         .get_sset_count = sky2_get_sset_count,
4402         .get_ethtool_stats = sky2_get_ethtool_stats,
4403 };
4404
4405 #ifdef CONFIG_SKY2_DEBUG
4406
4407 static struct dentry *sky2_debug;
4408
4409
4410 /*
4411  * Read and parse the first part of Vital Product Data
4412  */
4413 #define VPD_SIZE        128
4414 #define VPD_MAGIC       0x82
4415
4416 static const struct vpd_tag {
4417         char tag[2];
4418         char *label;
4419 } vpd_tags[] = {
4420         { "PN", "Part Number" },
4421         { "EC", "Engineering Level" },
4422         { "MN", "Manufacturer" },
4423         { "SN", "Serial Number" },
4424         { "YA", "Asset Tag" },
4425         { "VL", "First Error Log Message" },
4426         { "VF", "Second Error Log Message" },
4427         { "VB", "Boot Agent ROM Configuration" },
4428         { "VE", "EFI UNDI Configuration" },
4429 };
4430
4431 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4432 {
4433         size_t vpd_size;
4434         loff_t offs;
4435         u8 len;
4436         unsigned char *buf;
4437         u16 reg2;
4438
4439         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4440         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4441
4442         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4443         buf = kmalloc(vpd_size, GFP_KERNEL);
4444         if (!buf) {
4445                 seq_puts(seq, "no memory!\n");
4446                 return;
4447         }
4448
4449         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4450                 seq_puts(seq, "VPD read failed\n");
4451                 goto out;
4452         }
4453
4454         if (buf[0] != VPD_MAGIC) {
4455                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4456                 goto out;
4457         }
4458         len = buf[1];
4459         if (len == 0 || len > vpd_size - 4) {
4460                 seq_printf(seq, "Invalid id length: %d\n", len);
4461                 goto out;
4462         }
4463
4464         seq_printf(seq, "%.*s\n", len, buf + 3);
4465         offs = len + 3;
4466
4467         while (offs < vpd_size - 4) {
4468                 int i;
4469
4470                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4471                         break;
4472                 len = buf[offs + 2];
4473                 if (offs + len + 3 >= vpd_size)
4474                         break;
4475
4476                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4477                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4478                                 seq_printf(seq, " %s: %.*s\n",
4479                                            vpd_tags[i].label, len, buf + offs + 3);
4480                                 break;
4481                         }
4482                 }
4483                 offs += len + 3;
4484         }
4485 out:
4486         kfree(buf);
4487 }
4488
4489 static int sky2_debug_show(struct seq_file *seq, void *v)
4490 {
4491         struct net_device *dev = seq->private;
4492         const struct sky2_port *sky2 = netdev_priv(dev);
4493         struct sky2_hw *hw = sky2->hw;
4494         unsigned port = sky2->port;
4495         unsigned idx, last;
4496         int sop;
4497
4498         sky2_show_vpd(seq, hw);
4499
4500         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4501                    sky2_read32(hw, B0_ISRC),
4502                    sky2_read32(hw, B0_IMSK),
4503                    sky2_read32(hw, B0_Y2_SP_ICR));
4504
4505         if (!netif_running(dev)) {
4506                 seq_printf(seq, "network not running\n");
4507                 return 0;
4508         }
4509
4510         napi_disable(&hw->napi);
4511         last = sky2_read16(hw, STAT_PUT_IDX);
4512
4513         seq_printf(seq, "Status ring %u\n", hw->st_size);
4514         if (hw->st_idx == last)
4515                 seq_puts(seq, "Status ring (empty)\n");
4516         else {
4517                 seq_puts(seq, "Status ring\n");
4518                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4519                      idx = RING_NEXT(idx, hw->st_size)) {
4520                         const struct sky2_status_le *le = hw->st_le + idx;
4521                         seq_printf(seq, "[%d] %#x %d %#x\n",
4522                                    idx, le->opcode, le->length, le->status);
4523                 }
4524                 seq_puts(seq, "\n");
4525         }
4526
4527         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4528                    sky2->tx_cons, sky2->tx_prod,
4529                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4530                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4531
4532         /* Dump contents of tx ring */
4533         sop = 1;
4534         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4535              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4536                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4537                 u32 a = le32_to_cpu(le->addr);
4538
4539                 if (sop)
4540                         seq_printf(seq, "%u:", idx);
4541                 sop = 0;
4542
4543                 switch (le->opcode & ~HW_OWNER) {
4544                 case OP_ADDR64:
4545                         seq_printf(seq, " %#x:", a);
4546                         break;
4547                 case OP_LRGLEN:
4548                         seq_printf(seq, " mtu=%d", a);
4549                         break;
4550                 case OP_VLAN:
4551                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4552                         break;
4553                 case OP_TCPLISW:
4554                         seq_printf(seq, " csum=%#x", a);
4555                         break;
4556                 case OP_LARGESEND:
4557                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4558                         break;
4559                 case OP_PACKET:
4560                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4561                         break;
4562                 case OP_BUFFER:
4563                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4564                         break;
4565                 default:
4566                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4567                                    a, le16_to_cpu(le->length));
4568                 }
4569
4570                 if (le->ctrl & EOP) {
4571                         seq_putc(seq, '\n');
4572                         sop = 1;
4573                 }
4574         }
4575
4576         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4577                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4578                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4579                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4580
4581         sky2_read32(hw, B0_Y2_SP_LISR);
4582         napi_enable(&hw->napi);
4583         return 0;
4584 }
4585
4586 static int sky2_debug_open(struct inode *inode, struct file *file)
4587 {
4588         return single_open(file, sky2_debug_show, inode->i_private);
4589 }
4590
4591 static const struct file_operations sky2_debug_fops = {
4592         .owner          = THIS_MODULE,
4593         .open           = sky2_debug_open,
4594         .read           = seq_read,
4595         .llseek         = seq_lseek,
4596         .release        = single_release,
4597 };
4598
4599 /*
4600  * Use network device events to create/remove/rename
4601  * debugfs file entries
4602  */
4603 static int sky2_device_event(struct notifier_block *unused,
4604                              unsigned long event, void *ptr)
4605 {
4606         struct net_device *dev = ptr;
4607         struct sky2_port *sky2 = netdev_priv(dev);
4608
4609         if (dev->netdev_ops->ndo_open != sky2_open || !sky2_debug)
4610                 return NOTIFY_DONE;
4611
4612         switch (event) {
4613         case NETDEV_CHANGENAME:
4614                 if (sky2->debugfs) {
4615                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4616                                                        sky2_debug, dev->name);
4617                 }
4618                 break;
4619
4620         case NETDEV_GOING_DOWN:
4621                 if (sky2->debugfs) {
4622                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4623                         debugfs_remove(sky2->debugfs);
4624                         sky2->debugfs = NULL;
4625                 }
4626                 break;
4627
4628         case NETDEV_UP:
4629                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4630                                                     sky2_debug, dev,
4631                                                     &sky2_debug_fops);
4632                 if (IS_ERR(sky2->debugfs))
4633                         sky2->debugfs = NULL;
4634         }
4635
4636         return NOTIFY_DONE;
4637 }
4638
4639 static struct notifier_block sky2_notifier = {
4640         .notifier_call = sky2_device_event,
4641 };
4642
4643
4644 static __init void sky2_debug_init(void)
4645 {
4646         struct dentry *ent;
4647
4648         ent = debugfs_create_dir("sky2", NULL);
4649         if (!ent || IS_ERR(ent))
4650                 return;
4651
4652         sky2_debug = ent;
4653         register_netdevice_notifier(&sky2_notifier);
4654 }
4655
4656 static __exit void sky2_debug_cleanup(void)
4657 {
4658         if (sky2_debug) {
4659                 unregister_netdevice_notifier(&sky2_notifier);
4660                 debugfs_remove(sky2_debug);
4661                 sky2_debug = NULL;
4662         }
4663 }
4664
4665 #else
4666 #define sky2_debug_init()
4667 #define sky2_debug_cleanup()
4668 #endif
4669
4670 /* Two copies of network device operations to handle special case of
4671    not allowing netpoll on second port */
4672 static const struct net_device_ops sky2_netdev_ops[2] = {
4673   {
4674         .ndo_open               = sky2_open,
4675         .ndo_stop               = sky2_close,
4676         .ndo_start_xmit         = sky2_xmit_frame,
4677         .ndo_do_ioctl           = sky2_ioctl,
4678         .ndo_validate_addr      = eth_validate_addr,
4679         .ndo_set_mac_address    = sky2_set_mac_address,
4680         .ndo_set_rx_mode        = sky2_set_multicast,
4681         .ndo_change_mtu         = sky2_change_mtu,
4682         .ndo_fix_features       = sky2_fix_features,
4683         .ndo_set_features       = sky2_set_features,
4684         .ndo_tx_timeout         = sky2_tx_timeout,
4685         .ndo_get_stats64        = sky2_get_stats,
4686 #ifdef CONFIG_NET_POLL_CONTROLLER
4687         .ndo_poll_controller    = sky2_netpoll,
4688 #endif
4689   },
4690   {
4691         .ndo_open               = sky2_open,
4692         .ndo_stop               = sky2_close,
4693         .ndo_start_xmit         = sky2_xmit_frame,
4694         .ndo_do_ioctl           = sky2_ioctl,
4695         .ndo_validate_addr      = eth_validate_addr,
4696         .ndo_set_mac_address    = sky2_set_mac_address,
4697         .ndo_set_rx_mode        = sky2_set_multicast,
4698         .ndo_change_mtu         = sky2_change_mtu,
4699         .ndo_fix_features       = sky2_fix_features,
4700         .ndo_set_features       = sky2_set_features,
4701         .ndo_tx_timeout         = sky2_tx_timeout,
4702         .ndo_get_stats64        = sky2_get_stats,
4703   },
4704 };
4705
4706 /* Initialize network device */
4707 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4708                                                      unsigned port,
4709                                                      int highmem, int wol)
4710 {
4711         struct sky2_port *sky2;
4712         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4713
4714         if (!dev)
4715                 return NULL;
4716
4717         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4718         dev->irq = hw->pdev->irq;
4719         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4720         dev->watchdog_timeo = TX_WATCHDOG;
4721         dev->netdev_ops = &sky2_netdev_ops[port];
4722
4723         sky2 = netdev_priv(dev);
4724         sky2->netdev = dev;
4725         sky2->hw = hw;
4726         sky2->msg_enable = netif_msg_init(debug, default_msg);
4727
4728         /* Auto speed and flow control */
4729         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4730         if (hw->chip_id != CHIP_ID_YUKON_XL)
4731                 dev->hw_features |= NETIF_F_RXCSUM;
4732
4733         sky2->flow_mode = FC_BOTH;
4734
4735         sky2->duplex = -1;
4736         sky2->speed = -1;
4737         sky2->advertising = sky2_supported_modes(hw);
4738         sky2->wol = wol;
4739
4740         spin_lock_init(&sky2->phy_lock);
4741
4742         sky2->tx_pending = TX_DEF_PENDING;
4743         sky2->tx_ring_size = roundup_ring_size(TX_DEF_PENDING);
4744         sky2->rx_pending = RX_DEF_PENDING;
4745
4746         hw->dev[port] = dev;
4747
4748         sky2->port = port;
4749
4750         dev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_SG | NETIF_F_TSO;
4751
4752         if (highmem)
4753                 dev->features |= NETIF_F_HIGHDMA;
4754
4755         /* Enable receive hashing unless hardware is known broken */
4756         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4757                 dev->hw_features |= NETIF_F_RXHASH;
4758
4759         if (!(hw->flags & SKY2_HW_VLAN_BROKEN)) {
4760                 dev->hw_features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4761                 dev->vlan_features |= SKY2_VLAN_OFFLOADS;
4762         }
4763
4764         dev->features |= dev->hw_features;
4765
4766         /* read the mac address */
4767         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4768         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4769
4770         return dev;
4771 }
4772
4773 static void __devinit sky2_show_addr(struct net_device *dev)
4774 {
4775         const struct sky2_port *sky2 = netdev_priv(dev);
4776
4777         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4778 }
4779
4780 /* Handle software interrupt used during MSI test */
4781 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4782 {
4783         struct sky2_hw *hw = dev_id;
4784         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4785
4786         if (status == 0)
4787                 return IRQ_NONE;
4788
4789         if (status & Y2_IS_IRQ_SW) {
4790                 hw->flags |= SKY2_HW_USE_MSI;
4791                 wake_up(&hw->msi_wait);
4792                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4793         }
4794         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4795
4796         return IRQ_HANDLED;
4797 }
4798
4799 /* Test interrupt path by forcing a a software IRQ */
4800 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4801 {
4802         struct pci_dev *pdev = hw->pdev;
4803         int err;
4804
4805         init_waitqueue_head(&hw->msi_wait);
4806
4807         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4808
4809         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4810         if (err) {
4811                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4812                 return err;
4813         }
4814
4815         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4816         sky2_read8(hw, B0_CTST);
4817
4818         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4819
4820         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4821                 /* MSI test failed, go back to INTx mode */
4822                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4823                          "switching to INTx mode.\n");
4824
4825                 err = -EOPNOTSUPP;
4826                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4827         }
4828
4829         sky2_write32(hw, B0_IMSK, 0);
4830         sky2_read32(hw, B0_IMSK);
4831
4832         free_irq(pdev->irq, hw);
4833
4834         return err;
4835 }
4836
4837 /* This driver supports yukon2 chipset only */
4838 static const char *sky2_name(u8 chipid, char *buf, int sz)
4839 {
4840         const char *name[] = {
4841                 "XL",           /* 0xb3 */
4842                 "EC Ultra",     /* 0xb4 */
4843                 "Extreme",      /* 0xb5 */
4844                 "EC",           /* 0xb6 */
4845                 "FE",           /* 0xb7 */
4846                 "FE+",          /* 0xb8 */
4847                 "Supreme",      /* 0xb9 */
4848                 "UL 2",         /* 0xba */
4849                 "Unknown",      /* 0xbb */
4850                 "Optima",       /* 0xbc */
4851                 "Optima Prime", /* 0xbd */
4852                 "Optima 2",     /* 0xbe */
4853         };
4854
4855         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OP_2)
4856                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4857         else
4858                 snprintf(buf, sz, "(chip %#x)", chipid);
4859         return buf;
4860 }
4861
4862 static int __devinit sky2_probe(struct pci_dev *pdev,
4863                                 const struct pci_device_id *ent)
4864 {
4865         struct net_device *dev, *dev1;
4866         struct sky2_hw *hw;
4867         int err, using_dac = 0, wol_default;
4868         u32 reg;
4869         char buf1[16];
4870
4871         err = pci_enable_device(pdev);
4872         if (err) {
4873                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4874                 goto err_out;
4875         }
4876
4877         /* Get configuration information
4878          * Note: only regular PCI config access once to test for HW issues
4879          *       other PCI access through shared memory for speed and to
4880          *       avoid MMCONFIG problems.
4881          */
4882         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4883         if (err) {
4884                 dev_err(&pdev->dev, "PCI read config failed\n");
4885                 goto err_out;
4886         }
4887
4888         if (~reg == 0) {
4889                 dev_err(&pdev->dev, "PCI configuration read error\n");
4890                 goto err_out;
4891         }
4892
4893         err = pci_request_regions(pdev, DRV_NAME);
4894         if (err) {
4895                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4896                 goto err_out_disable;
4897         }
4898
4899         pci_set_master(pdev);
4900
4901         if (sizeof(dma_addr_t) > sizeof(u32) &&
4902             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4903                 using_dac = 1;
4904                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4905                 if (err < 0) {
4906                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4907                                 "for consistent allocations\n");
4908                         goto err_out_free_regions;
4909                 }
4910         } else {
4911                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4912                 if (err) {
4913                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4914                         goto err_out_free_regions;
4915                 }
4916         }
4917
4918
4919 #ifdef __BIG_ENDIAN
4920         /* The sk98lin vendor driver uses hardware byte swapping but
4921          * this driver uses software swapping.
4922          */
4923         reg &= ~PCI_REV_DESC;
4924         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4925         if (err) {
4926                 dev_err(&pdev->dev, "PCI write config failed\n");
4927                 goto err_out_free_regions;
4928         }
4929 #endif
4930
4931         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4932
4933         err = -ENOMEM;
4934
4935         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4936                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4937         if (!hw) {
4938                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4939                 goto err_out_free_regions;
4940         }
4941
4942         hw->pdev = pdev;
4943         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4944
4945         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4946         if (!hw->regs) {
4947                 dev_err(&pdev->dev, "cannot map device registers\n");
4948                 goto err_out_free_hw;
4949         }
4950
4951         err = sky2_init(hw);
4952         if (err)
4953                 goto err_out_iounmap;
4954
4955         /* ring for status responses */
4956         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4957         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4958                                          &hw->st_dma);
4959         if (!hw->st_le)
4960                 goto err_out_reset;
4961
4962         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4963                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4964
4965         sky2_reset(hw);
4966
4967         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4968         if (!dev) {
4969                 err = -ENOMEM;
4970                 goto err_out_free_pci;
4971         }
4972
4973         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4974                 err = sky2_test_msi(hw);
4975                 if (err == -EOPNOTSUPP)
4976                         pci_disable_msi(pdev);
4977                 else if (err)
4978                         goto err_out_free_netdev;
4979         }
4980
4981         err = register_netdev(dev);
4982         if (err) {
4983                 dev_err(&pdev->dev, "cannot register net device\n");
4984                 goto err_out_free_netdev;
4985         }
4986
4987         netif_carrier_off(dev);
4988
4989         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4990
4991         sky2_show_addr(dev);
4992
4993         if (hw->ports > 1) {
4994                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4995                 if (!dev1) {
4996                         err = -ENOMEM;
4997                         goto err_out_unregister;
4998                 }
4999
5000                 err = register_netdev(dev1);
5001                 if (err) {
5002                         dev_err(&pdev->dev, "cannot register second net device\n");
5003                         goto err_out_free_dev1;
5004                 }
5005
5006                 err = sky2_setup_irq(hw, hw->irq_name);
5007                 if (err)
5008                         goto err_out_unregister_dev1;
5009
5010                 sky2_show_addr(dev1);
5011         }
5012
5013         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
5014         INIT_WORK(&hw->restart_work, sky2_restart);
5015
5016         pci_set_drvdata(pdev, hw);
5017         pdev->d3_delay = 150;
5018
5019         return 0;
5020
5021 err_out_unregister_dev1:
5022         unregister_netdev(dev1);
5023 err_out_free_dev1:
5024         free_netdev(dev1);
5025 err_out_unregister:
5026         if (hw->flags & SKY2_HW_USE_MSI)
5027                 pci_disable_msi(pdev);
5028         unregister_netdev(dev);
5029 err_out_free_netdev:
5030         free_netdev(dev);
5031 err_out_free_pci:
5032         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5033                             hw->st_le, hw->st_dma);
5034 err_out_reset:
5035         sky2_write8(hw, B0_CTST, CS_RST_SET);
5036 err_out_iounmap:
5037         iounmap(hw->regs);
5038 err_out_free_hw:
5039         kfree(hw);
5040 err_out_free_regions:
5041         pci_release_regions(pdev);
5042 err_out_disable:
5043         pci_disable_device(pdev);
5044 err_out:
5045         pci_set_drvdata(pdev, NULL);
5046         return err;
5047 }
5048
5049 static void __devexit sky2_remove(struct pci_dev *pdev)
5050 {
5051         struct sky2_hw *hw = pci_get_drvdata(pdev);
5052         int i;
5053
5054         if (!hw)
5055                 return;
5056
5057         del_timer_sync(&hw->watchdog_timer);
5058         cancel_work_sync(&hw->restart_work);
5059
5060         for (i = hw->ports-1; i >= 0; --i)
5061                 unregister_netdev(hw->dev[i]);
5062
5063         sky2_write32(hw, B0_IMSK, 0);
5064         sky2_read32(hw, B0_IMSK);
5065
5066         sky2_power_aux(hw);
5067
5068         sky2_write8(hw, B0_CTST, CS_RST_SET);
5069         sky2_read8(hw, B0_CTST);
5070
5071         if (hw->ports > 1) {
5072                 napi_disable(&hw->napi);
5073                 free_irq(pdev->irq, hw);
5074         }
5075
5076         if (hw->flags & SKY2_HW_USE_MSI)
5077                 pci_disable_msi(pdev);
5078         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
5079                             hw->st_le, hw->st_dma);
5080         pci_release_regions(pdev);
5081         pci_disable_device(pdev);
5082
5083         for (i = hw->ports-1; i >= 0; --i)
5084                 free_netdev(hw->dev[i]);
5085
5086         iounmap(hw->regs);
5087         kfree(hw);
5088
5089         pci_set_drvdata(pdev, NULL);
5090 }
5091
5092 static int sky2_suspend(struct device *dev)
5093 {
5094         struct pci_dev *pdev = to_pci_dev(dev);
5095         struct sky2_hw *hw = pci_get_drvdata(pdev);
5096         int i;
5097
5098         if (!hw)
5099                 return 0;
5100
5101         del_timer_sync(&hw->watchdog_timer);
5102         cancel_work_sync(&hw->restart_work);
5103
5104         rtnl_lock();
5105
5106         sky2_all_down(hw);
5107         for (i = 0; i < hw->ports; i++) {
5108                 struct net_device *dev = hw->dev[i];
5109                 struct sky2_port *sky2 = netdev_priv(dev);
5110
5111                 if (sky2->wol)
5112                         sky2_wol_init(sky2);
5113         }
5114
5115         sky2_power_aux(hw);
5116         rtnl_unlock();
5117
5118         return 0;
5119 }
5120
5121 #ifdef CONFIG_PM_SLEEP
5122 static int sky2_resume(struct device *dev)
5123 {
5124         struct pci_dev *pdev = to_pci_dev(dev);
5125         struct sky2_hw *hw = pci_get_drvdata(pdev);
5126         int err;
5127
5128         if (!hw)
5129                 return 0;
5130
5131         /* Re-enable all clocks */
5132         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
5133         if (err) {
5134                 dev_err(&pdev->dev, "PCI write config failed\n");
5135                 goto out;
5136         }
5137
5138         rtnl_lock();
5139         sky2_reset(hw);
5140         sky2_all_up(hw);
5141         rtnl_unlock();
5142
5143         return 0;
5144 out:
5145
5146         dev_err(&pdev->dev, "resume failed (%d)\n", err);
5147         pci_disable_device(pdev);
5148         return err;
5149 }
5150
5151 static SIMPLE_DEV_PM_OPS(sky2_pm_ops, sky2_suspend, sky2_resume);
5152 #define SKY2_PM_OPS (&sky2_pm_ops)
5153
5154 #else
5155
5156 #define SKY2_PM_OPS NULL
5157 #endif
5158
5159 static void sky2_shutdown(struct pci_dev *pdev)
5160 {
5161         sky2_suspend(&pdev->dev);
5162         pci_wake_from_d3(pdev, device_may_wakeup(&pdev->dev));
5163         pci_set_power_state(pdev, PCI_D3hot);
5164 }
5165
5166 static struct pci_driver sky2_driver = {
5167         .name = DRV_NAME,
5168         .id_table = sky2_id_table,
5169         .probe = sky2_probe,
5170         .remove = __devexit_p(sky2_remove),
5171         .shutdown = sky2_shutdown,
5172         .driver.pm = SKY2_PM_OPS,
5173 };
5174
5175 static int __init sky2_init_module(void)
5176 {
5177         pr_info("driver version " DRV_VERSION "\n");
5178
5179         sky2_debug_init();
5180         return pci_register_driver(&sky2_driver);
5181 }
5182
5183 static void __exit sky2_cleanup_module(void)
5184 {
5185         pci_unregister_driver(&sky2_driver);
5186         sky2_debug_cleanup();
5187 }
5188
5189 module_init(sky2_init_module);
5190 module_exit(sky2_cleanup_module);
5191
5192 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5193 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5194 MODULE_LICENSE("GPL");
5195 MODULE_VERSION(DRV_VERSION);