drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_ARCH_LUBBOCK)
  43
  44 /* We can only do 16-bit reads and writes in the static memory space. */
  45 #define SMC_CAN_USE_8BIT        0
  46 #define SMC_CAN_USE_16BIT       1
  47 #define SMC_CAN_USE_32BIT       0
  48 #define SMC_NOWAIT              1
  49
  50 /* The first two address lines aren't connected... */
  51 #define SMC_IO_SHIFT            2
  52
  53 #define SMC_inw(a, r)           readw((a) + (r))
  54 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  55 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  56 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  57
  58 #elif defined(CONFIG_BFIN)
  59
  60 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_HIGH
  61
  62 # if defined (CONFIG_BFIN561_EZKIT)
  63 #define SMC_CAN_USE_8BIT        0
  64 #define SMC_CAN_USE_16BIT       1
  65 #define SMC_CAN_USE_32BIT       1
  66 #define SMC_IO_SHIFT            0
  67 #define SMC_NOWAIT              1
  68 #define SMC_USE_BFIN_DMA        0
  69
  70
  71 #define SMC_inw(a, r)           readw((a) + (r))
  72 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  73 #define SMC_inl(a, r)           readl((a) + (r))
  74 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
  75 #define SMC_outsl(a, r, p, l)   outsl((unsigned long *)((a) + (r)), p, l)
  76 #define SMC_insl(a, r, p, l)    insl ((unsigned long *)((a) + (r)), p, l)
  77 # else
  78 #define SMC_CAN_USE_8BIT        0
  79 #define SMC_CAN_USE_16BIT       1
  80 #define SMC_CAN_USE_32BIT       0
  81 #define SMC_IO_SHIFT            0
  82 #define SMC_NOWAIT              1
  83 #define SMC_USE_BFIN_DMA        0
  84
  85
  86 #define SMC_inw(a, r)           readw((a) + (r))
  87 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  88 #define SMC_outsw(a, r, p, l)   outsw((unsigned long *)((a) + (r)), p, l)
  89 #define SMC_insw(a, r, p, l)    insw ((unsigned long *)((a) + (r)), p, l)
  90 # endif
  91 /* check if the mac in reg is valid */
  92 #define SMC_GET_MAC_ADDR(addr)                                  \
  93         do {                                                    \
  94                 unsigned int __v;                               \
  95                 __v = SMC_inw(ioaddr, ADDR0_REG);               \
  96                 addr[0] = __v; addr[1] = __v >> 8;              \
  97                 __v = SMC_inw(ioaddr, ADDR1_REG);               \
  98                 addr[2] = __v; addr[3] = __v >> 8;              \
  99                 __v = SMC_inw(ioaddr, ADDR2_REG);               \
 100                 addr[4] = __v; addr[5] = __v >> 8;              \
 101                 if (*(u32 *)(&addr[0]) == 0xFFFFFFFF) {         \
 102                         random_ether_addr(addr);                \
 103                 }                                               \
 104         } while (0)
 105 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
 106
 107 /* We can only do 16-bit reads and writes in the static memory space. */
 108 #define SMC_CAN_USE_8BIT        0
 109 #define SMC_CAN_USE_16BIT       1
 110 #define SMC_CAN_USE_32BIT       0
 111 #define SMC_NOWAIT              1
 112
 113 #define SMC_IO_SHIFT            0
 114
 115 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
 116 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
 117 #define SMC_insw(a, r, p, l)                                            \
 118         do {                                                            \
 119                 unsigned long __port = (a) + (r);                       \
 120                 u16 *__p = (u16 *)(p);                                  \
 121                 int __l = (l);                                          \
 122                 insw(__port, __p, __l);                                 \
 123                 while (__l > 0) {                                       \
 124                         *__p = swab16(*__p);                            \
 125                         __p++;                                          \
 126                         __l--;                                          \
 127                 }                                                       \
 128         } while (0)
 129 #define SMC_outsw(a, r, p, l)                                           \
 130         do {                                                            \
 131                 unsigned long __port = (a) + (r);                       \
 132                 u16 *__p = (u16 *)(p);                                  \
 133                 int __l = (l);                                          \
 134                 while (__l > 0) {                                       \
 135                         /* Believe it or not, the swab isn't needed. */ \
 136                         outw( /* swab16 */ (*__p++), __port);           \
 137                         __l--;                                          \
 138                 }                                                       \
 139         } while (0)
 140 #define SMC_IRQ_FLAGS           (0)
 141
 142 #elif defined(CONFIG_SA1100_PLEB)
 143 /* We can only do 16-bit reads and writes in the static memory space. */
 144 #define SMC_CAN_USE_8BIT        1
 145 #define SMC_CAN_USE_16BIT       1
 146 #define SMC_CAN_USE_32BIT       0
 147 #define SMC_IO_SHIFT            0
 148 #define SMC_NOWAIT              1
 149
 150 #define SMC_inb(a, r)           readb((a) + (r))
 151 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 152 #define SMC_inw(a, r)           readw((a) + (r))
 153 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 154 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 155 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 156 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 157 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 158
 159 #define SMC_IRQ_FLAGS           (0)
 160
 161 #elif defined(CONFIG_SA1100_ASSABET)
 162
 163 #include <asm/arch/neponset.h>
 164
 165 /* We can only do 8-bit reads and writes in the static memory space. */
 166 #define SMC_CAN_USE_8BIT        1
 167 #define SMC_CAN_USE_16BIT       0
 168 #define SMC_CAN_USE_32BIT       0
 169 #define SMC_NOWAIT              1
 170
 171 /* The first two address lines aren't connected... */
 172 #define SMC_IO_SHIFT            2
 173
 174 #define SMC_inb(a, r)           readb((a) + (r))
 175 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 176 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 177 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 178
 179 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 180
 181 #define SMC_CAN_USE_8BIT        0
 182 #define SMC_CAN_USE_16BIT       1
 183 #define SMC_CAN_USE_32BIT       0
 184 #define SMC_IO_SHIFT            0
 185 #define SMC_NOWAIT              1
 186
 187 #define SMC_inw(a, r)           readw((a) + (r))
 188 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 189 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 190 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 191
 192 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 193         defined(CONFIG_MACH_MAINSTONE) || \
 194         defined(CONFIG_ARCH_PXA_IDP) || \
 195         defined(CONFIG_ARCH_RAMSES)
 196
 197 #define SMC_CAN_USE_8BIT        1
 198 #define SMC_CAN_USE_16BIT       1
 199 #define SMC_CAN_USE_32BIT       1
 200 #define SMC_IO_SHIFT            0
 201 #define SMC_NOWAIT              1
 202 #define SMC_USE_PXA_DMA         1
 203
 204 #define SMC_inb(a, r)           readb((a) + (r))
 205 #define SMC_inw(a, r)           readw((a) + (r))
 206 #define SMC_inl(a, r)           readl((a) + (r))
 207 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 208 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 209 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 210 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 211
 212 /* We actually can't write halfwords properly if not word aligned */
 213 static inline void
 214 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 215 {
 216         if (reg & 2) {
 217                 unsigned int v = val << 16;
 218                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 219                 writel(v, ioaddr + (reg & ~2));
 220         } else {
 221                 writew(val, ioaddr + reg);
 222         }
 223 }
 224
 225 #elif   defined(CONFIG_ARCH_OMAP)
 226
 227 /* We can only do 16-bit reads and writes in the static memory space. */
 228 #define SMC_CAN_USE_8BIT        0
 229 #define SMC_CAN_USE_16BIT       1
 230 #define SMC_CAN_USE_32BIT       0
 231 #define SMC_IO_SHIFT            0
 232 #define SMC_NOWAIT              1
 233
 234 #define SMC_inw(a, r)           readw((a) + (r))
 235 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 236 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 237 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 238
 239 #include <asm/mach-types.h>
 240 #include <asm/arch/cpu.h>
 241
 242 #define SMC_IRQ_FLAGS (( \
 243                    machine_is_omap_h2() \
 244                 || machine_is_omap_h3() \
 245                 || machine_is_omap_h4() \
 246                 || (machine_is_omap_innovator() && !cpu_is_omap1510()) \
 247         ) ? IRQF_TRIGGER_FALLING : IRQF_TRIGGER_RISING)
 248
 249
 250 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 251
 252 #define SMC_CAN_USE_8BIT        0
 253 #define SMC_CAN_USE_16BIT       1
 254 #define SMC_CAN_USE_32BIT       0
 255
 256 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 257 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 258 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 259 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 260 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 261 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 262 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 263 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 264 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 265 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 266
 267 #define SMC_IRQ_FLAGS           (0)
 268
 269 #elif   defined(CONFIG_ISA)
 270
 271 #define SMC_CAN_USE_8BIT        1
 272 #define SMC_CAN_USE_16BIT       1
 273 #define SMC_CAN_USE_32BIT       0
 274
 275 #define SMC_inb(a, r)           inb((a) + (r))
 276 #define SMC_inw(a, r)           inw((a) + (r))
 277 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 278 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 279 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 280 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 281
 282 #elif   defined(CONFIG_SUPERH)
 283
 284 #if defined(CONFIG_SH_7780_SOLUTION_ENGINE) || defined(CONFIG_SH_7722_SOLUTION_ENGINE)
 285 #define SMC_CAN_USE_8BIT       0
 286 #define SMC_CAN_USE_16BIT      1
 287 #define SMC_CAN_USE_32BIT      0
 288 #define SMC_IO_SHIFT           0
 289 #define SMC_NOWAIT             1
 290
 291 #define SMC_inb(a, r)          (inw((a) + ((r)&~1)) >> (8*(r%2)))&0xff
 292 #define SMC_inw(a, r)          inw((a) + (r))
 293 #define SMC_outb(v, a, r)      outw(((inw((a)+((r)&~1))*(0xff<<8*(r%2)))) | ((v)<<(8*(r&2)))), (a) + ((r)&~1))
 294
 295 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
 296 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
 297 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
 298
 299 #else /* BOARDS */
 300
 301 #define SMC_CAN_USE_8BIT       1
 302 #define SMC_CAN_USE_16BIT      1
 303 #define SMC_CAN_USE_32BIT      1
 304
 305 #define SMC_inb(a, r)          inb((a) + (r))
 306 #define SMC_inw(a, r)          inw((a) + (r))
 307 #define SMC_outb(v, a, r)      outb(v, (a) + (r))
 308 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
 309 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
 310 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
 311
 312 #endif  /* BOARDS */
 313
 314 #define set_irq_type(irq, type) do {} while (0)
 315
 316 #elif   defined(CONFIG_M32R)
 317
 318 #define SMC_CAN_USE_8BIT        0
 319 #define SMC_CAN_USE_16BIT       1
 320 #define SMC_CAN_USE_32BIT       0
 321
 322 #define SMC_inb(a, r)           inb(((u32)a) + (r))
 323 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 324 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 325 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 326 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 327 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 328
 329 #define SMC_IRQ_FLAGS           (0)
 330
 331 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 332 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 333
 334 #elif   defined(CONFIG_MACH_LPD79520) \
 335      || defined(CONFIG_MACH_LPD7A400) \
 336      || defined(CONFIG_MACH_LPD7A404)
 337
 338 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 339  * way that the CPU handles chip selects and the way that the SMC chip
 340  * expects the chip select to operate.  Refer to
 341  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 342  * IOBARRIER is a byte, in order that we read the least-common
 343  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 344  * accessible region.
 345  *
 346  * There is no explicit protection against interrupts intervening
 347  * between the writew and the IOBARRIER.  In SMC ISR there is a
 348  * preamble that performs an IOBARRIER in the extremely unlikely event
 349  * that the driver interrupts itself between a writew to the chip an
 350  * the IOBARRIER that follows *and* the cache is large enough that the
 351  * first off-chip access while handing the interrupt is to the SMC
 352  * chip.  Other devices in the same address space as the SMC chip must
 353  * be aware of the potential for trouble and perform a similar
 354  * IOBARRIER on entry to their ISR.
 355  */
 356
 357 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
 358
 359 #define SMC_CAN_USE_8BIT        0
 360 #define SMC_CAN_USE_16BIT       1
 361 #define SMC_CAN_USE_32BIT       0
 362 #define SMC_NOWAIT              0
 363 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 364
 365 #define SMC_inw(a,r)\
 366    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 367 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 368
 369 #define SMC_insw                LPD7_SMC_insw
 370 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 371                                   unsigned char* p, int l)
 372 {
 373         unsigned short* ps = (unsigned short*) p;
 374         while (l-- > 0) {
 375                 *ps++ = readw (a + r);
 376                 LPD7X_IOBARRIER;
 377         }
 378 }
 379
 380 #define SMC_outsw               LPD7_SMC_outsw
 381 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 382                                    unsigned char* p, int l)
 383 {
 384         unsigned short* ps = (unsigned short*) p;
 385         while (l-- > 0) {
 386                 writew (*ps++, a + r);
 387                 LPD7X_IOBARRIER;
 388         }
 389 }
 390
 391 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 392
 393 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 394 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 395
 396 #elif defined(CONFIG_SOC_AU1X00)
 397
 398 #include <au1xxx.h>
 399
 400 /* We can only do 16-bit reads and writes in the static memory space. */
 401 #define SMC_CAN_USE_8BIT        0
 402 #define SMC_CAN_USE_16BIT       1
 403 #define SMC_CAN_USE_32BIT       0
 404 #define SMC_IO_SHIFT            0
 405 #define SMC_NOWAIT              1
 406
 407 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 408 #define SMC_insw(a, r, p, l)    \
 409         do {    \
 410                 unsigned long _a = (unsigned long)((a) + (r)); \
 411                 int _l = (l); \
 412                 u16 *_p = (u16 *)(p); \
 413                 while (_l-- > 0) \
 414                         *_p++ = au_readw(_a); \
 415         } while(0)
 416 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 417 #define SMC_outsw(a, r, p, l)   \
 418         do {    \
 419                 unsigned long _a = (unsigned long)((a) + (r)); \
 420                 int _l = (l); \
 421                 const u16 *_p = (const u16 *)(p); \
 422                 while (_l-- > 0) \
 423                         au_writew(*_p++ , _a); \
 424         } while(0)
 425
 426 #define SMC_IRQ_FLAGS           (0)
 427
 428 #elif   defined(CONFIG_ARCH_VERSATILE)
 429
 430 #define SMC_CAN_USE_8BIT        1
 431 #define SMC_CAN_USE_16BIT       1
 432 #define SMC_CAN_USE_32BIT       1
 433 #define SMC_NOWAIT              1
 434
 435 #define SMC_inb(a, r)           readb((a) + (r))
 436 #define SMC_inw(a, r)           readw((a) + (r))
 437 #define SMC_inl(a, r)           readl((a) + (r))
 438 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 439 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 440 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 441 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 442 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 443
 444 #define SMC_IRQ_FLAGS           (0)
 445
 446 #else
 447
 448 #define SMC_CAN_USE_8BIT        1
 449 #define SMC_CAN_USE_16BIT       1
 450 #define SMC_CAN_USE_32BIT       1
 451 #define SMC_NOWAIT              1
 452
 453 #define SMC_inb(a, r)           readb((a) + (r))
 454 #define SMC_inw(a, r)           readw((a) + (r))
 455 #define SMC_inl(a, r)           readl((a) + (r))
 456 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 457 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 458 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 459 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 460 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 461
 462 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 463 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 464
 465 #endif
 466
 467 #ifdef SMC_USE_PXA_DMA
 468 /*
 469  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 470  * always happening in irq context so no need to worry about races.  TX is
 471  * different and probably not worth it for that reason, and not as critical
 472  * as RX which can overrun memory and lose packets.
 473  */
 474 #include <linux/dma-mapping.h>
 475 #include <asm/dma.h>
 476 #include <asm/arch/pxa-regs.h>
 477
 478 #ifdef SMC_insl
 479 #undef SMC_insl
 480 #define SMC_insl(a, r, p, l) \
 481         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 482 static inline void
 483 smc_pxa_dma_insl(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 484                  u_char *buf, int len)
 485 {
 486         dma_addr_t dmabuf;
 487
 488         /* fallback if no DMA available */
 489         if (dma == (unsigned char)-1) {
 490                 readsl(ioaddr + reg, buf, len);
 491                 return;
 492         }
 493
 494         /* 64 bit alignment is required for memory to memory DMA */
 495         if ((long)buf & 4) {
 496                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 497                 buf += 4;
 498                 len--;
 499         }
 500
 501         len *= 4;
 502         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 503         DCSR(dma) = DCSR_NODESC;
 504         DTADR(dma) = dmabuf;
 505         DSADR(dma) = physaddr + reg;
 506         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 507                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 508         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 509         while (!(DCSR(dma) & DCSR_STOPSTATE))
 510                 cpu_relax();
 511         DCSR(dma) = 0;
 512         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 513 }
 514 #endif
 515
 516 #ifdef SMC_insw
 517 #undef SMC_insw
 518 #define SMC_insw(a, r, p, l) \
 519         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 520 static inline void
 521 smc_pxa_dma_insw(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 522                  u_char *buf, int len)
 523 {
 524         dma_addr_t dmabuf;
 525
 526         /* fallback if no DMA available */
 527         if (dma == (unsigned char)-1) {
 528                 readsw(ioaddr + reg, buf, len);
 529                 return;
 530         }
 531
 532         /* 64 bit alignment is required for memory to memory DMA */
 533         while ((long)buf & 6) {
 534                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 535                 buf += 2;
 536                 len--;
 537         }
 538
 539         len *= 2;
 540         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 541         DCSR(dma) = DCSR_NODESC;
 542         DTADR(dma) = dmabuf;
 543         DSADR(dma) = physaddr + reg;
 544         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 545                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 546         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 547         while (!(DCSR(dma) & DCSR_STOPSTATE))
 548                 cpu_relax();
 549         DCSR(dma) = 0;
 550         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 551 }
 552 #endif
 553
 554 static void
 555 smc_pxa_dma_irq(int dma, void *dummy)
 556 {
 557         DCSR(dma) = 0;
 558 }
 559 #endif  /* SMC_USE_PXA_DMA */
 560
 561
 562 /*
 563  * Everything a particular hardware setup needs should have been defined
 564  * at this point.  Add stubs for the undefined cases, mainly to avoid
 565  * compilation warnings since they'll be optimized away, or to prevent buggy
 566  * use of them.
 567  */
 568
 569 #if ! SMC_CAN_USE_32BIT
 570 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 571 #define SMC_outl(x, ioaddr, reg)        BUG()
 572 #define SMC_insl(a, r, p, l)            BUG()
 573 #define SMC_outsl(a, r, p, l)           BUG()
 574 #endif
 575
 576 #if !defined(SMC_insl) || !defined(SMC_outsl)
 577 #define SMC_insl(a, r, p, l)            BUG()
 578 #define SMC_outsl(a, r, p, l)           BUG()
 579 #endif
 580
 581 #if ! SMC_CAN_USE_16BIT
 582
 583 /*
 584  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 585  * can't do it directly. Most registers are 16-bit so those are mandatory.
 586  */
 587 #define SMC_outw(x, ioaddr, reg)                                        \
 588         do {                                                            \
 589                 unsigned int __val16 = (x);                             \
 590                 SMC_outb( __val16, ioaddr, reg );                       \
 591                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 592         } while (0)
 593 #define SMC_inw(ioaddr, reg)                                            \
 594         ({                                                              \
 595                 unsigned int __val16;                                   \
 596                 __val16 =  SMC_inb( ioaddr, reg );                      \
 597                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 598                 __val16;                                                \
 599         })
 600
 601 #define SMC_insw(a, r, p, l)            BUG()
 602 #define SMC_outsw(a, r, p, l)           BUG()
 603
 604 #endif
 605
 606 #if !defined(SMC_insw) || !defined(SMC_outsw)
 607 #define SMC_insw(a, r, p, l)            BUG()
 608 #define SMC_outsw(a, r, p, l)           BUG()
 609 #endif
 610
 611 #if ! SMC_CAN_USE_8BIT
 612 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 613 #define SMC_outb(x, ioaddr, reg)        BUG()
 614 #define SMC_insb(a, r, p, l)            BUG()
 615 #define SMC_outsb(a, r, p, l)           BUG()
 616 #endif
 617
 618 #if !defined(SMC_insb) || !defined(SMC_outsb)
 619 #define SMC_insb(a, r, p, l)            BUG()
 620 #define SMC_outsb(a, r, p, l)           BUG()
 621 #endif
 622
 623 #ifndef SMC_CAN_USE_DATACS
 624 #define SMC_CAN_USE_DATACS      0
 625 #endif
 626
 627 #ifndef SMC_IO_SHIFT
 628 #define SMC_IO_SHIFT    0
 629 #endif
 630
 631 #ifndef SMC_IRQ_FLAGS
 632 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 633 #endif
 634
 635 #ifndef SMC_INTERRUPT_PREAMBLE
 636 #define SMC_INTERRUPT_PREAMBLE
 637 #endif
 638
 639
 640 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 641 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 642 #define SMC_DATA_EXTENT (4)
 643
 644 /*
 645  . Bank Select Register:
 646  .
 647  .              yyyy yyyy 0000 00xx
 648  .              xx              = bank number
 649  .              yyyy yyyy       = 0x33, for identification purposes.
 650 */
 651 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 652
 653
 654 // Transmit Control Register
 655 /* BANK 0  */
 656 #define TCR_REG         SMC_REG(0x0000, 0)
 657 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 658 #define TCR_LOOP        0x0002  // Controls output pin LBK
 659 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 660 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 661 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 662 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 663 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 664 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 665 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 666 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 667
 668 #define TCR_CLEAR       0       /* do NOTHING */
 669 /* the default settings for the TCR register : */
 670 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 671
 672
 673 // EPH Status Register
 674 /* BANK 0  */
 675 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 676 #define ES_TX_SUC       0x0001  // Last TX was successful
 677 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 678 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 679 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 680 #define ES_16COL        0x0010  // 16 Collisions Reached
 681 #define ES_SQET         0x0020  // Signal Quality Error Test
 682 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 683 #define ES_TXDEFR       0x0080  // Transmit Deferred
 684 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 685 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 686 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 687 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 688 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 689 #define ES_TXUNRN       0x8000  // Tx Underrun
 690
 691
 692 // Receive Control Register
 693 /* BANK 0  */
 694 #define RCR_REG         SMC_REG(0x0004, 0)
 695 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 696 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 697 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 698 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 699 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 700 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 701 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 702 #define RCR_SOFTRST     0x8000  // resets the chip
 703
 704 /* the normal settings for the RCR register : */
 705 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 706 #define RCR_CLEAR       0x0     // set it to a base state
 707
 708
 709 // Counter Register
 710 /* BANK 0  */
 711 #define COUNTER_REG     SMC_REG(0x0006, 0)
 712
 713
 714 // Memory Information Register
 715 /* BANK 0  */
 716 #define MIR_REG         SMC_REG(0x0008, 0)
 717
 718
 719 // Receive/Phy Control Register
 720 /* BANK 0  */
 721 #define RPC_REG         SMC_REG(0x000A, 0)
 722 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 723 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 724 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 725 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 726 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 727 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 728 #define RPC_LED_RES     (0x01)  // LED = Reserved
 729 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 730 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 731 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 732 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 733 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 734 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 735
 736 #ifndef RPC_LSA_DEFAULT
 737 #define RPC_LSA_DEFAULT RPC_LED_100
 738 #endif
 739 #ifndef RPC_LSB_DEFAULT
 740 #define RPC_LSB_DEFAULT RPC_LED_FD
 741 #endif
 742
 743 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 744
 745
 746 /* Bank 0 0x0C is reserved */
 747
 748 // Bank Select Register
 749 /* All Banks */
 750 #define BSR_REG         0x000E
 751
 752
 753 // Configuration Reg
 754 /* BANK 1 */
 755 #define CONFIG_REG      SMC_REG(0x0000, 1)
 756 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 757 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 758 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 759 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 760
 761 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 762 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 763
 764
 765 // Base Address Register
 766 /* BANK 1 */
 767 #define BASE_REG        SMC_REG(0x0002, 1)
 768
 769
 770 // Individual Address Registers
 771 /* BANK 1 */
 772 #define ADDR0_REG       SMC_REG(0x0004, 1)
 773 #define ADDR1_REG       SMC_REG(0x0006, 1)
 774 #define ADDR2_REG       SMC_REG(0x0008, 1)
 775
 776
 777 // General Purpose Register
 778 /* BANK 1 */
 779 #define GP_REG          SMC_REG(0x000A, 1)
 780
 781
 782 // Control Register
 783 /* BANK 1 */
 784 #define CTL_REG         SMC_REG(0x000C, 1)
 785 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 786 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 787 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 788 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 789 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 790 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 791 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 792 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 793
 794
 795 // MMU Command Register
 796 /* BANK 2 */
 797 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 798 #define MC_BUSY         1       // When 1 the last release has not completed
 799 #define MC_NOP          (0<<5)  // No Op
 800 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 801 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 802 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 803 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 804 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 805 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 806 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 807
 808
 809 // Packet Number Register
 810 /* BANK 2 */
 811 #define PN_REG          SMC_REG(0x0002, 2)
 812
 813
 814 // Allocation Result Register
 815 /* BANK 2 */
 816 #define AR_REG          SMC_REG(0x0003, 2)
 817 #define AR_FAILED       0x80    // Alocation Failed
 818
 819
 820 // TX FIFO Ports Register
 821 /* BANK 2 */
 822 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 823 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 824
 825 // RX FIFO Ports Register
 826 /* BANK 2 */
 827 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 828 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 829
 830 #define FIFO_REG        SMC_REG(0x0004, 2)
 831
 832 // Pointer Register
 833 /* BANK 2 */
 834 #define PTR_REG         SMC_REG(0x0006, 2)
 835 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 836 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 837 #define PTR_READ        0x2000 // When 1 the operation is a read
 838
 839
 840 // Data Register
 841 /* BANK 2 */
 842 #define DATA_REG        SMC_REG(0x0008, 2)
 843
 844
 845 // Interrupt Status/Acknowledge Register
 846 /* BANK 2 */
 847 #define INT_REG         SMC_REG(0x000C, 2)
 848
 849
 850 // Interrupt Mask Register
 851 /* BANK 2 */
 852 #define IM_REG          SMC_REG(0x000D, 2)
 853 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 854 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 855 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 856 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 857 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 858 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 859 #define IM_TX_INT       0x02 // Transmit Interrupt
 860 #define IM_RCV_INT      0x01 // Receive Interrupt
 861
 862
 863 // Multicast Table Registers
 864 /* BANK 3 */
 865 #define MCAST_REG1      SMC_REG(0x0000, 3)
 866 #define MCAST_REG2      SMC_REG(0x0002, 3)
 867 #define MCAST_REG3      SMC_REG(0x0004, 3)
 868 #define MCAST_REG4      SMC_REG(0x0006, 3)
 869
 870
 871 // Management Interface Register (MII)
 872 /* BANK 3 */
 873 #define MII_REG         SMC_REG(0x0008, 3)
 874 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 875 #define MII_MDOE        0x0008 // MII Output Enable
 876 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 877 #define MII_MDI         0x0002 // MII Input, pin MDI
 878 #define MII_MDO         0x0001 // MII Output, pin MDO
 879
 880
 881 // Revision Register
 882 /* BANK 3 */
 883 /* ( hi: chip id   low: rev # ) */
 884 #define REV_REG         SMC_REG(0x000A, 3)
 885
 886
 887 // Early RCV Register
 888 /* BANK 3 */
 889 /* this is NOT on SMC9192 */
 890 #define ERCV_REG        SMC_REG(0x000C, 3)
 891 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 892 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 893
 894
 895 // External Register
 896 /* BANK 7 */
 897 #define EXT_REG         SMC_REG(0x0000, 7)
 898
 899
 900 #define CHIP_9192       3
 901 #define CHIP_9194       4
 902 #define CHIP_9195       5
 903 #define CHIP_9196       6
 904 #define CHIP_91100      7
 905 #define CHIP_91100FD    8
 906 #define CHIP_91111FD    9
 907
 908 static const char * chip_ids[ 16 ] =  {
 909         NULL, NULL, NULL,
 910         /* 3 */ "SMC91C90/91C92",
 911         /* 4 */ "SMC91C94",
 912         /* 5 */ "SMC91C95",
 913         /* 6 */ "SMC91C96",
 914         /* 7 */ "SMC91C100",
 915         /* 8 */ "SMC91C100FD",
 916         /* 9 */ "SMC91C11xFD",
 917         NULL, NULL, NULL,
 918         NULL, NULL, NULL};
 919
 920
 921 /*
 922  . Receive status bits
 923 */
 924 #define RS_ALGNERR      0x8000
 925 #define RS_BRODCAST     0x4000
 926 #define RS_BADCRC       0x2000
 927 #define RS_ODDFRAME     0x1000
 928 #define RS_TOOLONG      0x0800
 929 #define RS_TOOSHORT     0x0400
 930 #define RS_MULTICAST    0x0001
 931 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 932
 933
 934 /*
 935  * PHY IDs
 936  *  LAN83C183 == LAN91C111 Internal PHY
 937  */
 938 #define PHY_LAN83C183   0x0016f840
 939 #define PHY_LAN83C180   0x02821c50
 940
 941 /*
 942  * PHY Register Addresses (LAN91C111 Internal PHY)
 943  *
 944  * Generic PHY registers can be found in <linux/mii.h>
 945  *
 946  * These phy registers are specific to our on-board phy.
 947  */
 948
 949 // PHY Configuration Register 1
 950 #define PHY_CFG1_REG            0x10
 951 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 952 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 953 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 954 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 955 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 956 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 957 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 958 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 959 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 960 #define PHY_CFG1_TLVL_MASK      0x003C
 961 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 962
 963
 964 // PHY Configuration Register 2
 965 #define PHY_CFG2_REG            0x11
 966 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 967 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 968 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 969 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 970
 971 // PHY Status Output (and Interrupt status) Register
 972 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 973 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 974 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 975 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 976 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 977 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 978 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 979 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 980 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 981 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 982 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 983
 984 // PHY Interrupt/Status Mask Register
 985 #define PHY_MASK_REG            0x13    // Interrupt Mask
 986 // Uses the same bit definitions as PHY_INT_REG
 987
 988
 989 /*
 990  * SMC91C96 ethernet config and status registers.
 991  * These are in the "attribute" space.
 992  */
 993 #define ECOR                    0x8000
 994 #define ECOR_RESET              0x80
 995 #define ECOR_LEVEL_IRQ          0x40
 996 #define ECOR_WR_ATTRIB          0x04
 997 #define ECOR_ENABLE             0x01
 998
 999 #define ECSR                    0x8002
1000 #define ECSR_IOIS8              0x20
1001 #define ECSR_PWRDWN             0x04
1002 #define ECSR_INT                0x02
1003
1004 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
1005
1006
1007 /*
1008  * Macros to abstract register access according to the data bus
1009  * capabilities.  Please use those and not the in/out primitives.
1010  * Note: the following macros do *not* select the bank -- this must
1011  * be done separately as needed in the main code.  The SMC_REG() macro
1012  * only uses the bank argument for debugging purposes (when enabled).
1013  *
1014  * Note: despite inline functions being safer, everything leading to this
1015  * should preferably be macros to let BUG() display the line number in
1016  * the core source code since we're interested in the top call site
1017  * not in any inline function location.
1018  */
1019
1020 #if SMC_DEBUG > 0
1021 #define SMC_REG(reg, bank)                                              \
1022         ({                                                              \
1023                 int __b = SMC_CURRENT_BANK();                           \
1024                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
1025                         printk( "%s: bank reg screwed (0x%04x)\n",      \
1026                                 CARDNAME, __b );                        \
1027                         BUG();                                          \
1028                 }                                                       \
1029                 reg<<SMC_IO_SHIFT;                                      \
1030         })
1031 #else
1032 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
1033 #endif
1034
1035 /*
1036  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
1037  * aligned to a 32 bit boundary.  I tell you that does exist!
1038  * Fortunately the affected register accesses can be easily worked around
1039  * since we can write zeroes to the preceeding 16 bits without adverse
1040  * effects and use a 32-bit access.
1041  *
1042  * Enforce it on any 32-bit capable setup for now.
1043  */
1044 #define SMC_MUST_ALIGN_WRITE    SMC_CAN_USE_32BIT
1045
1046 #define SMC_GET_PN()                                                    \
1047         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, PN_REG))             \
1048                                 : (SMC_inw(ioaddr, PN_REG) & 0xFF) )
1049
1050 #define SMC_SET_PN(x)                                                   \
1051         do {                                                            \
1052                 if (SMC_MUST_ALIGN_WRITE)                               \
1053                         SMC_outl((x)<<16, ioaddr, SMC_REG(0, 2));       \
1054                 else if (SMC_CAN_USE_8BIT)                              \
1055                         SMC_outb(x, ioaddr, PN_REG);                    \
1056                 else                                                    \
1057                         SMC_outw(x, ioaddr, PN_REG);                    \
1058         } while (0)
1059
1060 #define SMC_GET_AR()                                                    \
1061         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, AR_REG))             \
1062                                 : (SMC_inw(ioaddr, PN_REG) >> 8) )
1063
1064 #define SMC_GET_TXFIFO()                                                \
1065         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, TXFIFO_REG))         \
1066                                 : (SMC_inw(ioaddr, TXFIFO_REG) & 0xFF) )
1067
1068 #define SMC_GET_RXFIFO()                                                \
1069           ( SMC_CAN_USE_8BIT    ? (SMC_inb(ioaddr, RXFIFO_REG))         \
1070                                 : (SMC_inw(ioaddr, TXFIFO_REG) >> 8) )
1071
1072 #define SMC_GET_INT()                                                   \
1073         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, INT_REG))            \
1074                                 : (SMC_inw(ioaddr, INT_REG) & 0xFF) )
1075
1076 #define SMC_ACK_INT(x)                                                  \
1077         do {                                                            \
1078                 if (SMC_CAN_USE_8BIT)                                   \
1079                         SMC_outb(x, ioaddr, INT_REG);                   \
1080                 else {                                                  \
1081                         unsigned long __flags;                          \
1082                         int __mask;                                     \
1083                         local_irq_save(__flags);                        \
1084                         __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;    \
1085                         SMC_outw( __mask | (x), ioaddr, INT_REG );      \
1086                         local_irq_restore(__flags);                     \
1087                 }                                                       \
1088         } while (0)
1089
1090 #define SMC_GET_INT_MASK()                                              \
1091         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, IM_REG))             \
1092                                 : (SMC_inw( ioaddr, INT_REG ) >> 8) )
1093
1094 #define SMC_SET_INT_MASK(x)                                             \
1095         do {                                                            \
1096                 if (SMC_CAN_USE_8BIT)                                   \
1097                         SMC_outb(x, ioaddr, IM_REG);                    \
1098                 else                                                    \
1099                         SMC_outw((x) << 8, ioaddr, INT_REG);            \
1100         } while (0)
1101
1102 #define SMC_CURRENT_BANK()      SMC_inw(ioaddr, BANK_SELECT)
1103
1104 #define SMC_SELECT_BANK(x)                                              \
1105         do {                                                            \
1106                 if (SMC_MUST_ALIGN_WRITE)                               \
1107                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1108                 else                                                    \
1109                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1110         } while (0)
1111
1112 #define SMC_GET_BASE()          SMC_inw(ioaddr, BASE_REG)
1113
1114 #define SMC_SET_BASE(x)         SMC_outw(x, ioaddr, BASE_REG)
1115
1116 #define SMC_GET_CONFIG()        SMC_inw(ioaddr, CONFIG_REG)
1117
1118 #define SMC_SET_CONFIG(x)       SMC_outw(x, ioaddr, CONFIG_REG)
1119
1120 #define SMC_GET_COUNTER()       SMC_inw(ioaddr, COUNTER_REG)
1121
1122 #define SMC_GET_CTL()           SMC_inw(ioaddr, CTL_REG)
1123
1124 #define SMC_SET_CTL(x)          SMC_outw(x, ioaddr, CTL_REG)
1125
1126 #define SMC_GET_MII()           SMC_inw(ioaddr, MII_REG)
1127
1128 #define SMC_SET_MII(x)          SMC_outw(x, ioaddr, MII_REG)
1129
1130 #define SMC_GET_MIR()           SMC_inw(ioaddr, MIR_REG)
1131
1132 #define SMC_SET_MIR(x)          SMC_outw(x, ioaddr, MIR_REG)
1133
1134 #define SMC_GET_MMU_CMD()       SMC_inw(ioaddr, MMU_CMD_REG)
1135
1136 #define SMC_SET_MMU_CMD(x)      SMC_outw(x, ioaddr, MMU_CMD_REG)
1137
1138 #define SMC_GET_FIFO()          SMC_inw(ioaddr, FIFO_REG)
1139
1140 #define SMC_GET_PTR()           SMC_inw(ioaddr, PTR_REG)
1141
1142 #define SMC_SET_PTR(x)                                                  \
1143         do {                                                            \
1144                 if (SMC_MUST_ALIGN_WRITE)                               \
1145                         SMC_outl((x)<<16, ioaddr, SMC_REG(4, 2));       \
1146                 else                                                    \
1147                         SMC_outw(x, ioaddr, PTR_REG);                   \
1148         } while (0)
1149
1150 #define SMC_GET_EPH_STATUS()    SMC_inw(ioaddr, EPH_STATUS_REG)
1151
1152 #define SMC_GET_RCR()           SMC_inw(ioaddr, RCR_REG)
1153
1154 #define SMC_SET_RCR(x)          SMC_outw(x, ioaddr, RCR_REG)
1155
1156 #define SMC_GET_REV()           SMC_inw(ioaddr, REV_REG)
1157
1158 #define SMC_GET_RPC()           SMC_inw(ioaddr, RPC_REG)
1159
1160 #define SMC_SET_RPC(x)                                                  \
1161         do {                                                            \
1162                 if (SMC_MUST_ALIGN_WRITE)                               \
1163                         SMC_outl((x)<<16, ioaddr, SMC_REG(8, 0));       \
1164                 else                                                    \
1165                         SMC_outw(x, ioaddr, RPC_REG);                   \
1166         } while (0)
1167
1168 #define SMC_GET_TCR()           SMC_inw(ioaddr, TCR_REG)
1169
1170 #define SMC_SET_TCR(x)          SMC_outw(x, ioaddr, TCR_REG)
1171
1172 #ifndef SMC_GET_MAC_ADDR
1173 #define SMC_GET_MAC_ADDR(addr)                                          \
1174         do {                                                            \
1175                 unsigned int __v;                                       \
1176                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
1177                 addr[0] = __v; addr[1] = __v >> 8;                      \
1178                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
1179                 addr[2] = __v; addr[3] = __v >> 8;                      \
1180                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
1181                 addr[4] = __v; addr[5] = __v >> 8;                      \
1182         } while (0)
1183 #endif
1184
1185 #define SMC_SET_MAC_ADDR(addr)                                          \
1186         do {                                                            \
1187                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
1188                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
1189                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
1190         } while (0)
1191
1192 #define SMC_SET_MCAST(x)                                                \
1193         do {                                                            \
1194                 const unsigned char *mt = (x);                          \
1195                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
1196                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
1197                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
1198                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
1199         } while (0)
1200
1201 #define SMC_PUT_PKT_HDR(status, length)                                 \
1202         do {                                                            \
1203                 if (SMC_CAN_USE_32BIT)                                  \
1204                         SMC_outl((status) | (length)<<16, ioaddr, DATA_REG); \
1205                 else {                                                  \
1206                         SMC_outw(status, ioaddr, DATA_REG);             \
1207                         SMC_outw(length, ioaddr, DATA_REG);             \
1208                 }                                                       \
1209         } while (0)
1210
1211 #define SMC_GET_PKT_HDR(status, length)                                 \
1212         do {                                                            \
1213                 if (SMC_CAN_USE_32BIT) {                                \
1214                         unsigned int __val = SMC_inl(ioaddr, DATA_REG); \
1215                         (status) = __val & 0xffff;                      \
1216                         (length) = __val >> 16;                         \
1217                 } else {                                                \
1218                         (status) = SMC_inw(ioaddr, DATA_REG);           \
1219                         (length) = SMC_inw(ioaddr, DATA_REG);           \
1220                 }                                                       \
1221         } while (0)
1222
1223 #define SMC_PUSH_DATA(p, l)                                             \
1224         do {                                                            \
1225                 if (SMC_CAN_USE_32BIT) {                                \
1226                         void *__ptr = (p);                              \
1227                         int __len = (l);                                \
1228                         void __iomem *__ioaddr = ioaddr;                \
1229                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1230                                 __len -= 2;                             \
1231                                 SMC_outw(*(u16 *)__ptr, ioaddr, DATA_REG); \
1232                                 __ptr += 2;                             \
1233                         }                                               \
1234                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1235                                 __ioaddr = lp->datacs;                  \
1236                         SMC_outsl(__ioaddr, DATA_REG, __ptr, __len>>2); \
1237                         if (__len & 2) {                                \
1238                                 __ptr += (__len & ~3);                  \
1239                                 SMC_outw(*((u16 *)__ptr), ioaddr, DATA_REG); \
1240                         }                                               \
1241                 } else if (SMC_CAN_USE_16BIT)                           \
1242                         SMC_outsw(ioaddr, DATA_REG, p, (l) >> 1);       \
1243                 else if (SMC_CAN_USE_8BIT)                              \
1244                         SMC_outsb(ioaddr, DATA_REG, p, l);              \
1245         } while (0)
1246
1247 #define SMC_PULL_DATA(p, l)                                             \
1248         do {                                                            \
1249                 if (SMC_CAN_USE_32BIT) {                                \
1250                         void *__ptr = (p);                              \
1251                         int __len = (l);                                \
1252                         void __iomem *__ioaddr = ioaddr;                \
1253                         if ((unsigned long)__ptr & 2) {                 \
1254                                 /*                                      \
1255                                  * We want 32bit alignment here.        \
1256                                  * Since some buses perform a full      \
1257                                  * 32bit fetch even for 16bit data      \
1258                                  * we can't use SMC_inw() here.         \
1259                                  * Back both source (on-chip) and       \
1260                                  * destination pointers of 2 bytes.     \
1261                                  * This is possible since the call to   \
1262                                  * SMC_GET_PKT_HDR() already advanced   \
1263                                  * the source pointer of 4 bytes, and   \
1264                                  * the skb_reserve(skb, 2) advanced     \
1265                                  * the destination pointer of 2 bytes.  \
1266                                  */                                     \
1267                                 __ptr -= 2;                             \
1268                                 __len += 2;                             \
1269                                 SMC_SET_PTR(2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1270                         }                                               \
1271                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1272                                 __ioaddr = lp->datacs;                  \
1273                         __len += 2;                                     \
1274                         SMC_insl(__ioaddr, DATA_REG, __ptr, __len>>2);  \
1275                 } else if (SMC_CAN_USE_16BIT)                           \
1276                         SMC_insw(ioaddr, DATA_REG, p, (l) >> 1);        \
1277                 else if (SMC_CAN_USE_8BIT)                              \
1278                         SMC_insb(ioaddr, DATA_REG, p, l);               \
1279         } while (0)
1280
1281 #endif  /* _SMC91X_H_ */