drivers/pci/quirks.c

   1 /*
   2  * $Id: quirks.c,v 1.5 1998/05/02 19:24:14 mj Exp $
   3  *
   4  *  This file contains work-arounds for many known PCI hardware
   5  *  bugs.  Devices present only on certain architectures (host
   6  *  bridges et cetera) should be handled in arch-specific code.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  The bridge optimization stuff has been removed. If you really
  11  *  have a silly BIOS which is unable to set your host bridge right,
  12  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  13  */
  14
  15 #include <linux/config.h>
  16 #include <linux/types.h>
  17 #include <linux/kernel.h>
  18 #include <linux/pci.h>
  19 #include <linux/init.h>
  20 #include <linux/delay.h>
  21
  22 #undef DEBUG
  23
  24 /* Deal with broken BIOS'es that neglect to enable passive release,
  25    which can cause problems in combination with the 82441FX/PPro MTRRs */
  26 static void __devinit quirk_passive_release(struct pci_dev *dev)
  27 {
  28         struct pci_dev *d = NULL;
  29         unsigned char dlc;
  30
  31         /* We have to make sure a particular bit is set in the PIIX3
  32            ISA bridge, so we have to go out and find it. */
  33         while ((d = pci_find_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  34                 pci_read_config_byte(d, 0x82, &dlc);
  35                 if (!(dlc & 1<<1)) {
  36                         printk(KERN_ERR "PCI: PIIX3: Enabling Passive Release on %s\n", pci_name(d));
  37                         dlc |= 1<<1;
  38                         pci_write_config_byte(d, 0x82, dlc);
  39                 }
  40         }
  41 }
  42
  43 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  44     but VIA don't answer queries. If you happen to have good contacts at VIA
  45     ask them for me please -- Alan
  46
  47     This appears to be BIOS not version dependent. So presumably there is a
  48     chipset level fix */
  49
  50
  51 int isa_dma_bridge_buggy;               /* Exported */
  52
  53 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
  54 {
  55         if (!isa_dma_bridge_buggy) {
  56                 isa_dma_bridge_buggy=1;
  57                 printk(KERN_INFO "Activating ISA DMA hang workarounds.\n");
  58         }
  59 }
  60
  61 int pci_pci_problems;
  62
  63 /*
  64  *      Chipsets where PCI->PCI transfers vanish or hang
  65  */
  66
  67 static void __devinit quirk_nopcipci(struct pci_dev *dev)
  68 {
  69         if((pci_pci_problems&PCIPCI_FAIL)==0)
  70         {
  71                 printk(KERN_INFO "Disabling direct PCI/PCI transfers.\n");
  72                 pci_pci_problems|=PCIPCI_FAIL;
  73         }
  74 }
  75
  76 /*
  77  *      Triton requires workarounds to be used by the drivers
  78  */
  79
  80 static void __devinit quirk_triton(struct pci_dev *dev)
  81 {
  82         if((pci_pci_problems&PCIPCI_TRITON)==0)
  83         {
  84                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
  85                 pci_pci_problems|=PCIPCI_TRITON;
  86         }
  87 }
  88
  89 /*
  90  *      VIA Apollo KT133 needs PCI latency patch
  91  *      Made according to a windows driver based patch by George E. Breese
  92  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
  93  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
  94  *      the info on which Mr Breese based his work.
  95  *
  96  *      Updated based on further information from the site and also on
  97  *      information provided by VIA
  98  */
  99 static void __devinit quirk_vialatency(struct pci_dev *dev)
 100 {
 101         struct pci_dev *p;
 102         u8 rev;
 103         u8 busarb;
 104         /* Ok we have a potential problem chipset here. Now see if we have
 105            a buggy southbridge */
 106
 107         p=pci_find_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 108         if(p!=NULL)
 109         {
 110                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 111                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 112                 /* Check for buggy part revisions */
 113                 if (rev < 0x40 || rev > 0x42)
 114                         return;
 115         }
 116         else
 117         {
 118                 p = pci_find_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 119                 if(p==NULL)     /* No problem parts */
 120                         return;
 121                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 122                 /* Check for buggy part revisions */
 123                 if (rev < 0x10 || rev > 0x12)
 124                         return;
 125         }
 126
 127         /*
 128          *      Ok we have the problem. Now set the PCI master grant to
 129          *      occur every master grant. The apparent bug is that under high
 130          *      PCI load (quite common in Linux of course) you can get data
 131          *      loss when the CPU is held off the bus for 3 bus master requests
 132          *      This happens to include the IDE controllers....
 133          *
 134          *      VIA only apply this fix when an SB Live! is present but under
 135          *      both Linux and Windows this isnt enough, and we have seen
 136          *      corruption without SB Live! but with things like 3 UDMA IDE
 137          *      controllers. So we ignore that bit of the VIA recommendation..
 138          */
 139
 140         pci_read_config_byte(dev, 0x76, &busarb);
 141         /* Set bit 4 and bi 5 of byte 76 to 0x01
 142            "Master priority rotation on every PCI master grant */
 143         busarb &= ~(1<<5);
 144         busarb |= (1<<4);
 145         pci_write_config_byte(dev, 0x76, busarb);
 146         printk(KERN_INFO "Applying VIA southbridge workaround.\n");
 147 }
 148
 149 /*
 150  *      VIA Apollo VP3 needs ETBF on BT848/878
 151  */
 152
 153 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 154 {
 155         if((pci_pci_problems&PCIPCI_VIAETBF)==0)
 156         {
 157                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 158                 pci_pci_problems|=PCIPCI_VIAETBF;
 159         }
 160 }
 161 static void __devinit quirk_vsfx(struct pci_dev *dev)
 162 {
 163         if((pci_pci_problems&PCIPCI_VSFX)==0)
 164         {
 165                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 166                 pci_pci_problems|=PCIPCI_VSFX;
 167         }
 168 }
 169
 170 /*
 171  *      Ali Magik requires workarounds to be used by the drivers
 172  *      that DMA to AGP space. Latency must be set to 0xA and triton
 173  *      workaround applied too
 174  *      [Info kindly provided by ALi]
 175  */
 176
 177 static void __init quirk_alimagik(struct pci_dev *dev)
 178 {
 179         if((pci_pci_problems&PCIPCI_ALIMAGIK)==0)
 180         {
 181                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 182                 pci_pci_problems|=PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 183         }
 184 }
 185
 186
 187 /*
 188  *      Natoma has some interesting boundary conditions with Zoran stuff
 189  *      at least
 190  */
 191
 192 static void __devinit quirk_natoma(struct pci_dev *dev)
 193 {
 194         if((pci_pci_problems&PCIPCI_NATOMA)==0)
 195         {
 196                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 197                 pci_pci_problems|=PCIPCI_NATOMA;
 198         }
 199 }
 200
 201 /*
 202  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 203  *  If it's needed, re-allocate the region.
 204  */
 205
 206 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 207 {
 208         struct resource *r = &dev->resource[0];
 209
 210         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 211                 r->start = 0;
 212                 r->end = 0x3ffffff;
 213         }
 214 }
 215
 216 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region, unsigned size, int nr)
 217 {
 218         region &= ~(size-1);
 219         if (region) {
 220                 struct resource *res = dev->resource + nr;
 221
 222                 res->name = dev->dev.name;
 223                 res->start = region;
 224                 res->end = region + size - 1;
 225                 res->flags = IORESOURCE_IO;
 226                 pci_claim_resource(dev, nr);
 227         }
 228 }
 229
 230 /*
 231  *      ATI Northbridge setups MCE the processor if you even
 232  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 233  */
 234
 235 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 236 {
 237         printk(KERN_INFO "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb.\n");
 238         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 239         request_region(0x3b0, 0x0C, "RadeonIGP");
 240         request_region(0x3d3, 0x01, "RadeonIGP");
 241 }
 242
 243 /*
 244  * Let's make the southbridge information explicit instead
 245  * of having to worry about people probing the ACPI areas,
 246  * for example.. (Yes, it happens, and if you read the wrong
 247  * ACPI register it will put the machine to sleep with no
 248  * way of waking it up again. Bummer).
 249  *
 250  * ALI M7101: Two IO regions pointed to by words at
 251  *      0xE0 (64 bytes of ACPI registers)
 252  *      0xE2 (32 bytes of SMB registers)
 253  */
 254 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 255 {
 256         u16 region;
 257
 258         pci_read_config_word(dev, 0xE0, &region);
 259         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES);
 260         pci_read_config_word(dev, 0xE2, &region);
 261         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1);
 262 }
 263
 264 /*
 265  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 266  *      0x40 (64 bytes of ACPI registers)
 267  *      0x90 (32 bytes of SMB registers)
 268  */
 269 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 270 {
 271         u32 region;
 272
 273         pci_read_config_dword(dev, 0x40, &region);
 274         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES);
 275         pci_read_config_dword(dev, 0x90, &region);
 276         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1);
 277 }
 278
 279 /*
 280  * VIA ACPI: One IO region pointed to by longword at
 281  *      0x48 or 0x20 (256 bytes of ACPI registers)
 282  */
 283 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 284 {
 285         u8 rev;
 286         u32 region;
 287
 288         pci_read_config_byte(dev, PCI_CLASS_REVISION, &rev);
 289         if (rev & 0x10) {
 290                 pci_read_config_dword(dev, 0x48, &region);
 291                 region &= PCI_BASE_ADDRESS_IO_MASK;
 292                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES);
 293         }
 294 }
 295
 296 /*
 297  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 298  *      0x48 (256 bytes of ACPI registers)
 299  *      0x70 (128 bytes of hardware monitoring register)
 300  *      0x90 (16 bytes of SMB registers)
 301  */
 302 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 303 {
 304         u16 hm;
 305         u32 smb;
 306
 307         quirk_vt82c586_acpi(dev);
 308
 309         pci_read_config_word(dev, 0x70, &hm);
 310         hm &= PCI_BASE_ADDRESS_IO_MASK;
 311         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1);
 312
 313         pci_read_config_dword(dev, 0x90, &smb);
 314         smb &= PCI_BASE_ADDRESS_IO_MASK;
 315         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2);
 316 }
 317
 318
 319 #ifdef CONFIG_X86_IO_APIC
 320
 321 #include <asm/io_apic.h>
 322
 323 /*
 324  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 325  * devices to the external APIC.
 326  *
 327  * TODO: When we have device-specific interrupt routers,
 328  * this code will go away from quirks.
 329  */
 330 static void __devinit quirk_via_ioapic(struct pci_dev *dev)
 331 {
 332         u8 tmp;
 333
 334         if (nr_ioapics < 1)
 335                 tmp = 0;    /* nothing routed to external APIC */
 336         else
 337                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 338
 339         printk(KERN_INFO "PCI: %sbling Via external APIC routing\n",
 340                tmp == 0 ? "Disa" : "Ena");
 341
 342         /* Offset 0x58: External APIC IRQ output control */
 343         pci_write_config_byte (dev, 0x58, tmp);
 344 }
 345
 346 /*
 347  * The AMD io apic can hang the box when an apic irq is masked.
 348  * We check all revs >= B0 (yet not in the pre production!) as the bug
 349  * is currently marked NoFix
 350  *
 351  * We have multiple reports of hangs with this chipset that went away with
 352  * noapic specified. For the moment we assume its the errata. We may be wrong
 353  * of course. However the advice is demonstrably good even if so..
 354  */
 355
 356 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 357 {
 358         u8 rev;
 359
 360         pci_read_config_byte(dev, PCI_REVISION_ID, &rev);
 361         if(rev >= 0x02)
 362         {
 363                 printk(KERN_WARNING "I/O APIC: AMD Errata #22 may be present. In the event of instability try\n");
 364                 printk(KERN_WARNING "        : booting with the \"noapic\" option.\n");
 365         }
 366 }
 367
 368 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 369 {
 370         if (dev->devfn == 0 && dev->bus->number == 0)
 371                 sis_apic_bug = 1;
 372 }
 373
 374 #define AMD8131_revA0        0x01
 375 #define AMD8131_revB0        0x11
 376 #define AMD8131_MISC         0x40
 377 #define AMD8131_NIOAMODE_BIT 0
 378
 379 static void __init quirk_amd_8131_ioapic(struct pci_dev *dev)
 380 {
 381         unsigned char revid, tmp;
 382
 383         if (nr_ioapics == 0)
 384                 return;
 385
 386         pci_read_config_byte(dev, PCI_REVISION_ID, &revid);
 387         if (revid == AMD8131_revA0 || revid == AMD8131_revB0) {
 388                 printk(KERN_INFO "Fixing up AMD8131 IOAPIC mode\n");
 389                 pci_read_config_byte( dev, AMD8131_MISC, &tmp);
 390                 tmp &= ~(1 << AMD8131_NIOAMODE_BIT);
 391                 pci_write_config_byte( dev, AMD8131_MISC, tmp);
 392         }
 393 }
 394
 395 #endif /* CONFIG_X86_IO_APIC */
 396
 397
 398 /*
 399  * Via 686A/B:  The PCI_INTERRUPT_LINE register for the on-chip
 400  * devices, USB0/1, AC97, MC97, and ACPI, has an unusual feature:
 401  * when written, it makes an internal connection to the PIC.
 402  * For these devices, this register is defined to be 4 bits wide.
 403  * Normally this is fine.  However for IO-APIC motherboards, or
 404  * non-x86 architectures (yes Via exists on PPC among other places),
 405  * we must mask the PCI_INTERRUPT_LINE value versus 0xf to get
 406  * interrupts delivered properly.
 407  *
 408  * TODO: When we have device-specific interrupt routers,
 409  * quirk_via_irqpic will go away from quirks.
 410  */
 411
 412 /*
 413  * FIXME: it is questionable that quirk_via_acpi
 414  * is needed.  It shows up as an ISA bridge, and does not
 415  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 416  * it seems like setting the pci_dev's 'irq' to the
 417  * value of the ACPI SCI interrupt is only done for convenience.
 418  *      -jgarzik
 419  */
 420 static void __devinit quirk_via_acpi(struct pci_dev *d)
 421 {
 422         /*
 423          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 424          */
 425         u8 irq;
 426         pci_read_config_byte(d, 0x42, &irq);
 427         irq &= 0xf;
 428         if (irq && (irq != 2))
 429                 d->irq = irq;
 430 }
 431
 432 static void __devinit quirk_via_irqpic(struct pci_dev *dev)
 433 {
 434         u8 irq, new_irq = dev->irq & 0xf;
 435
 436         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 437
 438         if (new_irq != irq) {
 439                 printk(KERN_INFO "PCI: Via IRQ fixup for %s, from %d to %d\n",
 440                        pci_name(dev), irq, new_irq);
 441
 442                 udelay(15);
 443                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 444         }
 445 }
 446
 447
 448 /*
 449  * PIIX3 USB: We have to disable USB interrupts that are
 450  * hardwired to PIRQD# and may be shared with an
 451  * external device.
 452  *
 453  * Legacy Support Register (LEGSUP):
 454  *     bit13:  USB PIRQ Enable (USBPIRQDEN),
 455  *     bit4:   Trap/SMI On IRQ Enable (USBSMIEN).
 456  *
 457  * We mask out all r/wc bits, too.
 458  */
 459 static void __devinit quirk_piix3_usb(struct pci_dev *dev)
 460 {
 461         u16 legsup;
 462
 463         pci_read_config_word(dev, 0xc0, &legsup);
 464         legsup &= 0x50ef;
 465         pci_write_config_word(dev, 0xc0, legsup);
 466 }
 467
 468 /*
 469  * VIA VT82C598 has its device ID settable and many BIOSes
 470  * set it to the ID of VT82C597 for backward compatibility.
 471  * We need to switch it off to be able to recognize the real
 472  * type of the chip.
 473  */
 474 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 475 {
 476         pci_write_config_byte(dev, 0xfc, 0);
 477         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 478 }
 479
 480 /*
 481  * CardBus controllers have a legacy base address that enables them
 482  * to respond as i82365 pcmcia controllers.  We don't want them to
 483  * do this even if the Linux CardBus driver is not loaded, because
 484  * the Linux i82365 driver does not (and should not) handle CardBus.
 485  */
 486 static void __devinit quirk_cardbus_legacy(struct pci_dev *dev)
 487 {
 488         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 489                 return;
 490         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 491 }
 492
 493 /*
 494  * Following the PCI ordering rules is optional on the AMD762. I'm not
 495  * sure what the designers were smoking but let's not inhale...
 496  *
 497  * To be fair to AMD, it follows the spec by default, its BIOS people
 498  * who turn it off!
 499  */
 500
 501 static void __devinit quirk_amd_ordering(struct pci_dev *dev)
 502 {
 503         u32 pcic;
 504         pci_read_config_dword(dev, 0x4C, &pcic);
 505         if((pcic&6)!=6)
 506         {
 507                 pcic |= 6;
 508                 printk(KERN_WARNING "BIOS failed to enable PCI standards compliance, fixing this error.\n");
 509                 pci_write_config_dword(dev, 0x4C, pcic);
 510                 pci_read_config_dword(dev, 0x84, &pcic);
 511                 pcic |= (1<<23);        /* Required in this mode */
 512                 pci_write_config_dword(dev, 0x84, pcic);
 513         }
 514 }
 515
 516 /*
 517  *      DreamWorks provided workaround for Dunord I-3000 problem
 518  *
 519  *      This card decodes and responds to addresses not apparently
 520  *      assigned to it. We force a larger allocation to ensure that
 521  *      nothing gets put too close to it.
 522  */
 523
 524 static void __devinit quirk_dunord ( struct pci_dev * dev )
 525 {
 526         struct resource * r = & dev -> resource [ 1 ];
 527         r -> start = 0;
 528         r -> end = 0xffffff;
 529 }
 530
 531 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
 532 {
 533         dev->transparent = 1;
 534 }
 535
 536 /*
 537  * Common misconfiguration of the MediaGX/Geode PCI master that will
 538  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 539  * datasheets found at http://www.national.com/ds/GX for info on what
 540  * these bits do.  <christer@weinigel.se>
 541  */
 542
 543 static void __init quirk_mediagx_master(struct pci_dev *dev)
 544 {
 545         u8 reg;
 546         pci_read_config_byte(dev, 0x41, &reg);
 547         if (reg & 2) {
 548                 reg &= ~2;
 549                 printk(KERN_INFO "PCI: Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
 550                 pci_write_config_byte(dev, 0x41, reg);
 551         }
 552 }
 553
 554 /*
 555  * As per PCI spec, ignore base address registers 0-3 of the IDE controllers
 556  * running in Compatible mode (bits 0 and 2 in the ProgIf for primary and
 557  * secondary channels respectively). If the device reports Compatible mode
 558  * but does use BAR0-3 for address decoding, we assume that firmware has
 559  * programmed these BARs with standard values (0x1f0,0x3f4 and 0x170,0x374).
 560  * Exceptions (if they exist) must be handled in chip/architecture specific
 561  * fixups.
 562  *
 563  * Note: for non x86 people. You may need an arch specific quirk to handle
 564  * moving IDE devices to native mode as well. Some plug in card devices power
 565  * up in compatible mode and assume the BIOS will adjust them.
 566  *
 567  * Q: should we load the 0x1f0,0x3f4 into the registers or zap them as
 568  * we do now ? We don't want is pci_enable_device to come along
 569  * and assign new resources. Both approaches work for that.
 570  */
 571
 572 static void __devinit quirk_ide_bases(struct pci_dev *dev)
 573 {
 574        struct resource *res;
 575        int first_bar = 2, last_bar = 0;
 576
 577        if ((dev->class >> 8) != PCI_CLASS_STORAGE_IDE)
 578                return;
 579
 580        res = &dev->resource[0];
 581
 582        /* primary channel: ProgIf bit 0, BAR0, BAR1 */
 583        if (!(dev->class & 1) && (res[0].flags || res[1].flags)) {
 584                res[0].start = res[0].end = res[0].flags = 0;
 585                res[1].start = res[1].end = res[1].flags = 0;
 586                first_bar = 0;
 587                last_bar = 1;
 588        }
 589
 590        /* secondary channel: ProgIf bit 2, BAR2, BAR3 */
 591        if (!(dev->class & 4) && (res[2].flags || res[3].flags)) {
 592                res[2].start = res[2].end = res[2].flags = 0;
 593                res[3].start = res[3].end = res[3].flags = 0;
 594                last_bar = 3;
 595        }
 596
 597        if (!last_bar)
 598                return;
 599
 600        printk(KERN_INFO "PCI: Ignoring BAR%d-%d of IDE controller %s\n",
 601               first_bar, last_bar, pci_name(dev));
 602 }
 603
 604 /*
 605  *      Ensure C0 rev restreaming is off. This is normally done by
 606  *      the BIOS but in the odd case it is not the results are corruption
 607  *      hence the presence of a Linux check
 608  */
 609
 610 static void __init quirk_disable_pxb(struct pci_dev *pdev)
 611 {
 612         u16 config;
 613         u8 rev;
 614
 615         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev);
 616         if(rev != 0x04)         /* Only C0 requires this */
 617                 return;
 618         pci_read_config_word(pdev, 0x40, &config);
 619         if(config & (1<<6))
 620         {
 621                 config &= ~(1<<6);
 622                 pci_write_config_word(pdev, 0x40, config);
 623                 printk(KERN_INFO "PCI: C0 revision 450NX. Disabling PCI restreaming.\n");
 624         }
 625 }
 626
 627 /*
 628  *      VIA northbridges care about PCI_INTERRUPT_LINE
 629  */
 630
 631 int interrupt_line_quirk;
 632
 633 static void __init quirk_via_bridge(struct pci_dev *pdev)
 634 {
 635         if(pdev->devfn == 0)
 636                 interrupt_line_quirk = 1;
 637 }
 638
 639 /*
 640  *      Serverworks CSB5 IDE does not fully support native mode
 641  */
 642 static void __init quirk_svwks_csb5ide(struct pci_dev *pdev)
 643 {
 644         u8 prog;
 645         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 646         if (prog & 5) {
 647                 prog &= ~5;
 648                 pdev->class &= ~5;
 649                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 650                 /* need to re-assign BARs for compat mode */
 651                 quirk_ide_bases(pdev);
 652         }
 653 }
 654
 655 /* This was originally an Alpha specific thing, but it really fits here.
 656  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
 657  */
 658
 659 static void __init quirk_eisa_bridge(struct pci_dev *dev)
 660 {
 661         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
 662 }
 663
 664 /*
 665  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
 666  * is not activated. The myth is that Asus said that they do not want the
 667  * users to be irritated by just another PCI Device in the Win98 device
 668  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
 669  * package 2.7.0 for details)
 670  *
 671  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
 672  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
 673  * becomes necessary to do this tweak in two steps -- I've chosen the Host
 674  * bridge as trigger.
 675  */
 676
 677 static int __initdata asus_hides_smbus = 0;
 678
 679 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
 680 {
 681         if (likely(dev->subsystem_vendor != PCI_VENDOR_ID_ASUSTEK))
 682                 return;
 683
 684         if ((dev->device == PCI_DEVICE_ID_INTEL_82845_HB) &&
 685             (dev->subsystem_device == 0x8088)) /* P4B533 */
 686                 asus_hides_smbus = 1;
 687         if ((dev->device == PCI_DEVICE_ID_INTEL_82845G_HB) &&
 688             (dev->subsystem_device == 0x80b2)) /* P4PE */
 689                 asus_hides_smbus = 1;
 690         if ((dev->device == PCI_DEVICE_ID_INTEL_82850_HB) &&
 691             (dev->subsystem_device == 0x8030)) /* P4T533 */
 692                 asus_hides_smbus = 1;
 693         if ((dev->device == PCI_DEVICE_ID_INTEL_7205_0) &&
 694             (dev->subsystem_device == 0x8070)) /* P4G8X Deluxe */
 695                 asus_hides_smbus = 1;
 696         return;
 697 }
 698
 699 static void __init asus_hides_smbus_lpc(struct pci_dev *dev)
 700 {
 701         u16 val;
 702
 703         if (likely(!asus_hides_smbus))
 704                 return;
 705
 706         pci_read_config_word(dev, 0xF2, &val);
 707         if (val & 0x8) {
 708                 pci_write_config_word(dev, 0xF2, val & (~0x8));
 709                 pci_read_config_word(dev, 0xF2, &val);
 710                 if(val & 0x8)
 711                         printk(KERN_INFO "PCI: i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
 712                 else
 713                         printk(KERN_INFO "PCI: Enabled i801 SMBus device\n");
 714         }
 715 }
 716
 717 /*
 718  * SiS 96x south bridge: BIOS typically hides SMBus device...
 719  */
 720 static void __init quirk_sis_96x_smbus(struct pci_dev *dev)
 721 {
 722         u8 val = 0;
 723         printk(KERN_INFO "Enabling SiS 96x SMBus.\n");
 724         pci_read_config_byte(dev, 0x77, &val);
 725         pci_write_config_byte(dev, 0x77, val & ~0x10);
 726         pci_read_config_byte(dev, 0x77, &val);
 727 }
 728
 729 /*
 730  * ... This is further complicated by the fact that some SiS96x south
 731  * bridges pretend to be 85C503/5513 instead.  In that case see if we
 732  * spotted a compatible north bridge to make sure.
 733  * (pci_find_device doesn't work yet)
 734  */
 735 static int __devinitdata sis_96x_compatible = 0;
 736
 737 static void __init quirk_sis_503_smbus(struct pci_dev *dev)
 738 {
 739         if (sis_96x_compatible)
 740                 quirk_sis_96x_smbus(dev);
 741 }
 742
 743 static void __init quirk_sis_96x_compatible(struct pci_dev *dev)
 744 {
 745         sis_96x_compatible = 1;
 746 }
 747
 748 /*
 749  *  The main table of quirks.
 750  */
 751
 752 static struct pci_fixup pci_fixups[] __devinitdata = {
 753         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_DUNORD,   PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord },
 754         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release },
 755         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release },
 756         /*
 757          * Its not totally clear which chipsets are the problematic ones
 758          * We know 82C586 and 82C596 variants are affected.
 759          */
 760         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs },
 761         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs },
 762         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs },
 763         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb },
 764         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs },
 765         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs },
 766         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs },
 767         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_S3,       PCI_DEVICE_ID_S3_868,           quirk_s3_64M },
 768         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_S3,       PCI_DEVICE_ID_S3_968,           quirk_s3_64M },
 769         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton },
 770         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton },
 771         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton },
 772         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton },
 773         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma },
 774         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma },
 775         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma },
 776         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma },
 777         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma },
 778         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma },
 779         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci },
 780         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci },
 781         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_503,           quirk_sis_503_smbus },
 782         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_645,           quirk_sis_96x_compatible },
 783         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_646,           quirk_sis_96x_compatible },
 784         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_648,           quirk_sis_96x_compatible },
 785         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_650,           quirk_sis_96x_compatible },
 786         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_651,           quirk_sis_96x_compatible },
 787         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus },
 788         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus },
 789         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus },
 790         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik },
 791         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik },
 792         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency },
 793         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency },
 794         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361, quirk_vialatency },
 795         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx },
 796         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf },
 797         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id },
 798         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi },
 799         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi },
 800         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi },
 801         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi },
 802         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_2,  quirk_piix3_usb },
 803         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371AB_2,  quirk_piix3_usb },
 804         { PCI_FIXUP_HEADER,     PCI_ANY_ID,             PCI_ANY_ID,                     quirk_ide_bases },
 805         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_ANY_ID,                     quirk_via_bridge },
 806         { PCI_FIXUP_FINAL,      PCI_ANY_ID,             PCI_ANY_ID,                     quirk_cardbus_legacy },
 807
 808 #ifdef CONFIG_X86_IO_APIC
 809         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic },
 810         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic },
 811         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw },
 812         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_APIC,
 813           quirk_amd_8131_ioapic },
 814 #endif
 815         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi },
 816         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi },
 817         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_2,     quirk_via_irqpic },
 818         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_5,     quirk_via_irqpic },
 819         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_6,     quirk_via_irqpic },
 820
 821         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering },
 822         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RADEON_IGP,   quirk_ati_exploding_mce },
 823         /*
 824          * i82380FB mobile docking controller: its PCI-to-PCI bridge
 825          * is subtractive decoding (transparent), and does indicate this
 826          * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 827          * instead of 0x01.
 828          */
 829         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge },
 830         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_TOSHIBA,  0x605,  quirk_transparent_bridge },
 831
 832         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master },
 833
 834         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide },
 835
 836         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge },
 837
 838         /*
 839          * on Asus P4B boards, the i801SMBus device is disabled at startup.
 840          */
 841         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge },
 842         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge },
 843         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge },
 844         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge },
 845         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc },
 846         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc },
 847
 848         { 0 }
 849 };
 850
 851
 852 static void pci_do_fixups(struct pci_dev *dev, int pass, struct pci_fixup *f)
 853 {
 854         while (f->pass) {
 855                 if (f->pass == pass &&
 856                     (f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
 857                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
 858 #ifdef DEBUG
 859                         printk(KERN_INFO "PCI: Calling quirk %p for %s\n", f->hook, pci_name(dev));
 860 #endif
 861                         f->hook(dev);
 862                 }
 863                 f++;
 864         }
 865 }
 866
 867 void pci_fixup_device(int pass, struct pci_dev *dev)
 868 {
 869         pci_do_fixups(dev, pass, pcibios_fixups);
 870         pci_do_fixups(dev, pass, pci_fixups);
 871 }