drivers/ide/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2009     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@lxorguk.ukuu.org.uk>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  * - stop resetting HPT370's state machine before each DMA transfer as that has
 118  *   caused more harm than good
 119  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 120  */
 121
 122 #include <linux/types.h>
 123 #include <linux/module.h>
 124 #include <linux/kernel.h>
 125 #include <linux/delay.h>
 126 #include <linux/blkdev.h>
 127 #include <linux/interrupt.h>
 128 #include <linux/pci.h>
 129 #include <linux/init.h>
 130 #include <linux/ide.h>
 131
 132 #include <asm/uaccess.h>
 133 #include <asm/io.h>
 134
 135 #define DRV_NAME "hpt366"
 136
 137 /* various tuning parameters */
 138 #undef  HPT_RESET_STATE_ENGINE
 139 #undef  HPT_DELAY_INTERRUPT
 140
 141 static const char *bad_ata100_5[] = {
 142         "IBM-DTLA-307075",
 143         "IBM-DTLA-307060",
 144         "IBM-DTLA-307045",
 145         "IBM-DTLA-307030",
 146         "IBM-DTLA-307020",
 147         "IBM-DTLA-307015",
 148         "IBM-DTLA-305040",
 149         "IBM-DTLA-305030",
 150         "IBM-DTLA-305020",
 151         "IC35L010AVER07-0",
 152         "IC35L020AVER07-0",
 153         "IC35L030AVER07-0",
 154         "IC35L040AVER07-0",
 155         "IC35L060AVER07-0",
 156         "WDC AC310200R",
 157         NULL
 158 };
 159
 160 static const char *bad_ata66_4[] = {
 161         "IBM-DTLA-307075",
 162         "IBM-DTLA-307060",
 163         "IBM-DTLA-307045",
 164         "IBM-DTLA-307030",
 165         "IBM-DTLA-307020",
 166         "IBM-DTLA-307015",
 167         "IBM-DTLA-305040",
 168         "IBM-DTLA-305030",
 169         "IBM-DTLA-305020",
 170         "IC35L010AVER07-0",
 171         "IC35L020AVER07-0",
 172         "IC35L030AVER07-0",
 173         "IC35L040AVER07-0",
 174         "IC35L060AVER07-0",
 175         "WDC AC310200R",
 176         "MAXTOR STM3320620A",
 177         NULL
 178 };
 179
 180 static const char *bad_ata66_3[] = {
 181         "WDC AC310200R",
 182         NULL
 183 };
 184
 185 static const char *bad_ata33[] = {
 186         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 187         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 188         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 189         "Maxtor 90510D4",
 190         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 191         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 192         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 193         NULL
 194 };
 195
 196 static u8 xfer_speeds[] = {
 197         XFER_UDMA_6,
 198         XFER_UDMA_5,
 199         XFER_UDMA_4,
 200         XFER_UDMA_3,
 201         XFER_UDMA_2,
 202         XFER_UDMA_1,
 203         XFER_UDMA_0,
 204
 205         XFER_MW_DMA_2,
 206         XFER_MW_DMA_1,
 207         XFER_MW_DMA_0,
 208
 209         XFER_PIO_4,
 210         XFER_PIO_3,
 211         XFER_PIO_2,
 212         XFER_PIO_1,
 213         XFER_PIO_0
 214 };
 215
 216 /* Key for bus clock timings
 217  * 36x   37x
 218  * bits  bits
 219  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 220  *              cycles = value + 1
 221  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 222  *              cycles = value + 1
 223  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 224  *              register access.
 225  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 226  *              register access.
 227  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 228  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 229  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 230  *              MW DMA xfer.
 231  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 232  *              task file register access.
 233  * 28    28     UDMA enable.
 234  * 29    29     DMA  enable.
 235  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 236  *              PIO xfer.
 237  * 31    31     FIFO enable.
 238  */
 239
 240 static u32 forty_base_hpt36x[] = {
 241         /* XFER_UDMA_6 */       0x900fd943,
 242         /* XFER_UDMA_5 */       0x900fd943,
 243         /* XFER_UDMA_4 */       0x900fd943,
 244         /* XFER_UDMA_3 */       0x900ad943,
 245         /* XFER_UDMA_2 */       0x900bd943,
 246         /* XFER_UDMA_1 */       0x9008d943,
 247         /* XFER_UDMA_0 */       0x9008d943,
 248
 249         /* XFER_MW_DMA_2 */     0xa008d943,
 250         /* XFER_MW_DMA_1 */     0xa010d955,
 251         /* XFER_MW_DMA_0 */     0xa010d9fc,
 252
 253         /* XFER_PIO_4 */        0xc008d963,
 254         /* XFER_PIO_3 */        0xc010d974,
 255         /* XFER_PIO_2 */        0xc010d997,
 256         /* XFER_PIO_1 */        0xc010d9c7,
 257         /* XFER_PIO_0 */        0xc018d9d9
 258 };
 259
 260 static u32 thirty_three_base_hpt36x[] = {
 261         /* XFER_UDMA_6 */       0x90c9a731,
 262         /* XFER_UDMA_5 */       0x90c9a731,
 263         /* XFER_UDMA_4 */       0x90c9a731,
 264         /* XFER_UDMA_3 */       0x90cfa731,
 265         /* XFER_UDMA_2 */       0x90caa731,
 266         /* XFER_UDMA_1 */       0x90cba731,
 267         /* XFER_UDMA_0 */       0x90c8a731,
 268
 269         /* XFER_MW_DMA_2 */     0xa0c8a731,
 270         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 271         /* XFER_MW_DMA_0 */     0xa0c8a797,
 272
 273         /* XFER_PIO_4 */        0xc0c8a731,
 274         /* XFER_PIO_3 */        0xc0c8a742,
 275         /* XFER_PIO_2 */        0xc0d0a753,
 276         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 277         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 278 };
 279
 280 static u32 twenty_five_base_hpt36x[] = {
 281         /* XFER_UDMA_6 */       0x90c98521,
 282         /* XFER_UDMA_5 */       0x90c98521,
 283         /* XFER_UDMA_4 */       0x90c98521,
 284         /* XFER_UDMA_3 */       0x90cf8521,
 285         /* XFER_UDMA_2 */       0x90cf8521,
 286         /* XFER_UDMA_1 */       0x90cb8521,
 287         /* XFER_UDMA_0 */       0x90cb8521,
 288
 289         /* XFER_MW_DMA_2 */     0xa0ca8521,
 290         /* XFER_MW_DMA_1 */     0xa0ca8532,
 291         /* XFER_MW_DMA_0 */     0xa0ca8575,
 292
 293         /* XFER_PIO_4 */        0xc0ca8521,
 294         /* XFER_PIO_3 */        0xc0ca8532,
 295         /* XFER_PIO_2 */        0xc0ca8542,
 296         /* XFER_PIO_1 */        0xc0d08572,
 297         /* XFER_PIO_0 */        0xc0d08585
 298 };
 299
 300 /*
 301  * The following are the new timing tables with PIO mode data/taskfile transfer
 302  * overclocking fixed...
 303  */
 304
 305 /* This table is taken from the HPT370 data manual rev. 1.02 */
 306 static u32 thirty_three_base_hpt37x[] = {
 307         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 308         /* XFER_UDMA_5 */       0x16455031,
 309         /* XFER_UDMA_4 */       0x16455031,
 310         /* XFER_UDMA_3 */       0x166d5031,
 311         /* XFER_UDMA_2 */       0x16495031,
 312         /* XFER_UDMA_1 */       0x164d5033,
 313         /* XFER_UDMA_0 */       0x16515097,
 314
 315         /* XFER_MW_DMA_2 */     0x26515031,
 316         /* XFER_MW_DMA_1 */     0x26515033,
 317         /* XFER_MW_DMA_0 */     0x26515097,
 318
 319         /* XFER_PIO_4 */        0x06515021,
 320         /* XFER_PIO_3 */        0x06515022,
 321         /* XFER_PIO_2 */        0x06515033,
 322         /* XFER_PIO_1 */        0x06915065,
 323         /* XFER_PIO_0 */        0x06d1508a
 324 };
 325
 326 static u32 fifty_base_hpt37x[] = {
 327         /* XFER_UDMA_6 */       0x1a861842,
 328         /* XFER_UDMA_5 */       0x1a861842,
 329         /* XFER_UDMA_4 */       0x1aae1842,
 330         /* XFER_UDMA_3 */       0x1a8e1842,
 331         /* XFER_UDMA_2 */       0x1a0e1842,
 332         /* XFER_UDMA_1 */       0x1a161854,
 333         /* XFER_UDMA_0 */       0x1a1a18ea,
 334
 335         /* XFER_MW_DMA_2 */     0x2a821842,
 336         /* XFER_MW_DMA_1 */     0x2a821854,
 337         /* XFER_MW_DMA_0 */     0x2a8218ea,
 338
 339         /* XFER_PIO_4 */        0x0a821842,
 340         /* XFER_PIO_3 */        0x0a821843,
 341         /* XFER_PIO_2 */        0x0a821855,
 342         /* XFER_PIO_1 */        0x0ac218a8,
 343         /* XFER_PIO_0 */        0x0b02190c
 344 };
 345
 346 static u32 sixty_six_base_hpt37x[] = {
 347         /* XFER_UDMA_6 */       0x1c86fe62,
 348         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 349         /* XFER_UDMA_4 */       0x1c8afe62,
 350         /* XFER_UDMA_3 */       0x1c8efe62,
 351         /* XFER_UDMA_2 */       0x1c92fe62,
 352         /* XFER_UDMA_1 */       0x1c9afe62,
 353         /* XFER_UDMA_0 */       0x1c82fe62,
 354
 355         /* XFER_MW_DMA_2 */     0x2c82fe62,
 356         /* XFER_MW_DMA_1 */     0x2c82fe66,
 357         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 358
 359         /* XFER_PIO_4 */        0x0c82fe62,
 360         /* XFER_PIO_3 */        0x0c82fe84,
 361         /* XFER_PIO_2 */        0x0c82fea6,
 362         /* XFER_PIO_1 */        0x0d02ff26,
 363         /* XFER_PIO_0 */        0x0d42ff7f
 364 };
 365
 366 #define HPT371_ALLOW_ATA133_6           1
 367 #define HPT302_ALLOW_ATA133_6           1
 368 #define HPT372_ALLOW_ATA133_6           1
 369 #define HPT370_ALLOW_ATA100_5           0
 370 #define HPT366_ALLOW_ATA66_4            1
 371 #define HPT366_ALLOW_ATA66_3            1
 372
 373 /* Supported ATA clock frequencies */
 374 enum ata_clock {
 375         ATA_CLOCK_25MHZ,
 376         ATA_CLOCK_33MHZ,
 377         ATA_CLOCK_40MHZ,
 378         ATA_CLOCK_50MHZ,
 379         ATA_CLOCK_66MHZ,
 380         NUM_ATA_CLOCKS
 381 };
 382
 383 struct hpt_timings {
 384         u32 pio_mask;
 385         u32 dma_mask;
 386         u32 ultra_mask;
 387         u32 *clock_table[NUM_ATA_CLOCKS];
 388 };
 389
 390 /*
 391  *      Hold all the HighPoint chip information in one place.
 392  */
 393
 394 struct hpt_info {
 395         char *chip_name;        /* Chip name */
 396         u8 chip_type;           /* Chip type */
 397         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 398         u8 dpll_clk;            /* DPLL clock in MHz */
 399         u8 pci_clk;             /* PCI  clock in MHz */
 400         struct hpt_timings *timings; /* Chipset timing data */
 401         u8 clock;               /* ATA clock selected */
 402 };
 403
 404 /* Supported HighPoint chips */
 405 enum {
 406         HPT36x,
 407         HPT370,
 408         HPT370A,
 409         HPT374,
 410         HPT372,
 411         HPT372A,
 412         HPT302,
 413         HPT371,
 414         HPT372N,
 415         HPT302N,
 416         HPT371N
 417 };
 418
 419 static struct hpt_timings hpt36x_timings = {
 420         .pio_mask       = 0xc1f8ffff,
 421         .dma_mask       = 0x303800ff,
 422         .ultra_mask     = 0x30070000,
 423         .clock_table    = {
 424                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 425                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 426                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 427                 [ATA_CLOCK_50MHZ] = NULL,
 428                 [ATA_CLOCK_66MHZ] = NULL
 429         }
 430 };
 431
 432 static struct hpt_timings hpt37x_timings = {
 433         .pio_mask       = 0xcfc3ffff,
 434         .dma_mask       = 0x31c001ff,
 435         .ultra_mask     = 0x303c0000,
 436         .clock_table    = {
 437                 [ATA_CLOCK_25MHZ] = NULL,
 438                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 439                 [ATA_CLOCK_40MHZ] = NULL,
 440                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 441                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 442         }
 443 };
 444
 445 static const struct hpt_info hpt36x __devinitdata = {
 446         .chip_name      = "HPT36x",
 447         .chip_type      = HPT36x,
 448         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 449         .dpll_clk       = 0,    /* no DPLL */
 450         .timings        = &hpt36x_timings
 451 };
 452
 453 static const struct hpt_info hpt370 __devinitdata = {
 454         .chip_name      = "HPT370",
 455         .chip_type      = HPT370,
 456         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 457         .dpll_clk       = 48,
 458         .timings        = &hpt37x_timings
 459 };
 460
 461 static const struct hpt_info hpt370a __devinitdata = {
 462         .chip_name      = "HPT370A",
 463         .chip_type      = HPT370A,
 464         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 465         .dpll_clk       = 48,
 466         .timings        = &hpt37x_timings
 467 };
 468
 469 static const struct hpt_info hpt374 __devinitdata = {
 470         .chip_name      = "HPT374",
 471         .chip_type      = HPT374,
 472         .udma_mask      = ATA_UDMA5,
 473         .dpll_clk       = 48,
 474         .timings        = &hpt37x_timings
 475 };
 476
 477 static const struct hpt_info hpt372 __devinitdata = {
 478         .chip_name      = "HPT372",
 479         .chip_type      = HPT372,
 480         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 481         .dpll_clk       = 55,
 482         .timings        = &hpt37x_timings
 483 };
 484
 485 static const struct hpt_info hpt372a __devinitdata = {
 486         .chip_name      = "HPT372A",
 487         .chip_type      = HPT372A,
 488         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 489         .dpll_clk       = 66,
 490         .timings        = &hpt37x_timings
 491 };
 492
 493 static const struct hpt_info hpt302 __devinitdata = {
 494         .chip_name      = "HPT302",
 495         .chip_type      = HPT302,
 496         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 497         .dpll_clk       = 66,
 498         .timings        = &hpt37x_timings
 499 };
 500
 501 static const struct hpt_info hpt371 __devinitdata = {
 502         .chip_name      = "HPT371",
 503         .chip_type      = HPT371,
 504         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 505         .dpll_clk       = 66,
 506         .timings        = &hpt37x_timings
 507 };
 508
 509 static const struct hpt_info hpt372n __devinitdata = {
 510         .chip_name      = "HPT372N",
 511         .chip_type      = HPT372N,
 512         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 513         .dpll_clk       = 77,
 514         .timings        = &hpt37x_timings
 515 };
 516
 517 static const struct hpt_info hpt302n __devinitdata = {
 518         .chip_name      = "HPT302N",
 519         .chip_type      = HPT302N,
 520         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 521         .dpll_clk       = 77,
 522         .timings        = &hpt37x_timings
 523 };
 524
 525 static const struct hpt_info hpt371n __devinitdata = {
 526         .chip_name      = "HPT371N",
 527         .chip_type      = HPT371N,
 528         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 529         .dpll_clk       = 77,
 530         .timings        = &hpt37x_timings
 531 };
 532
 533 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 534 {
 535         char *m = (char *)&drive->id[ATA_ID_PROD];
 536
 537         while (*list)
 538                 if (!strcmp(*list++, m))
 539                         return 1;
 540         return 0;
 541 }
 542
 543 static struct hpt_info *hpt3xx_get_info(struct device *dev)
 544 {
 545         struct ide_host *host   = dev_get_drvdata(dev);
 546         struct hpt_info *info   = (struct hpt_info *)host->host_priv;
 547
 548         return dev == host->dev[1] ? info + 1 : info;
 549 }
 550
 551 /*
 552  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 553  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 554  */
 555
 556 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 557 {
 558         ide_hwif_t *hwif        = drive->hwif;
 559         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 560         u8 mask                 = hwif->ultra_mask;
 561
 562         switch (info->chip_type) {
 563         case HPT36x:
 564                 if (!HPT366_ALLOW_ATA66_4 ||
 565                     check_in_drive_list(drive, bad_ata66_4))
 566                         mask = ATA_UDMA3;
 567
 568                 if (!HPT366_ALLOW_ATA66_3 ||
 569                     check_in_drive_list(drive, bad_ata66_3))
 570                         mask = ATA_UDMA2;
 571                 break;
 572         case HPT370:
 573                 if (!HPT370_ALLOW_ATA100_5 ||
 574                     check_in_drive_list(drive, bad_ata100_5))
 575                         mask = ATA_UDMA4;
 576                 break;
 577         case HPT370A:
 578                 if (!HPT370_ALLOW_ATA100_5 ||
 579                     check_in_drive_list(drive, bad_ata100_5))
 580                         return ATA_UDMA4;
 581         case HPT372 :
 582         case HPT372A:
 583         case HPT372N:
 584         case HPT374 :
 585                 if (ata_id_is_sata(drive->id))
 586                         mask &= ~0x0e;
 587                 /* Fall thru */
 588         default:
 589                 return mask;
 590         }
 591
 592         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 593 }
 594
 595 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 596 {
 597         ide_hwif_t *hwif        = drive->hwif;
 598         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 599
 600         switch (info->chip_type) {
 601         case HPT372 :
 602         case HPT372A:
 603         case HPT372N:
 604         case HPT374 :
 605                 if (ata_id_is_sata(drive->id))
 606                         return 0x00;
 607                 /* Fall thru */
 608         default:
 609                 return 0x07;
 610         }
 611 }
 612
 613 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 614 {
 615         int i;
 616
 617         /*
 618          * Lookup the transfer mode table to get the index into
 619          * the timing table.
 620          *
 621          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 622          */
 623         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 624                 if (xfer_speeds[i] == speed)
 625                         break;
 626
 627         return info->timings->clock_table[info->clock][i];
 628 }
 629
 630 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 631 {
 632         ide_hwif_t *hwif        = drive->hwif;
 633         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 634         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 635         struct hpt_timings *t   = info->timings;
 636         u8  itr_addr            = 0x40 + (drive->dn * 4);
 637         u32 old_itr             = 0;
 638         u32 new_itr             = get_speed_setting(speed, info);
 639         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 640                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 641                                                           t->ultra_mask);
 642
 643         pci_read_config_dword(dev, itr_addr, &old_itr);
 644         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 645         /*
 646          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 647          * to avoid problems handling I/O errors later
 648          */
 649         new_itr &= ~0xc0000000;
 650
 651         pci_write_config_dword(dev, itr_addr, new_itr);
 652 }
 653
 654 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 655 {
 656         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 657 }
 658
 659 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 660 {
 661         ide_hwif_t *hwif        = drive->hwif;
 662         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 663         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 664
 665         if ((drive->dev_flags & IDE_DFLAG_NIEN_QUIRK) == 0)
 666                 return;
 667
 668         if (info->chip_type >= HPT370) {
 669                 u8 scr1 = 0;
 670
 671                 pci_read_config_byte(dev, 0x5a, &scr1);
 672                 if (((scr1 & 0x10) >> 4) != mask) {
 673                         if (mask)
 674                                 scr1 |=  0x10;
 675                         else
 676                                 scr1 &= ~0x10;
 677                         pci_write_config_byte(dev, 0x5a, scr1);
 678                 }
 679         } else if (mask)
 680                 disable_irq(hwif->irq);
 681         else
 682                 enable_irq(hwif->irq);
 683 }
 684
 685 /*
 686  * This is specific to the HPT366 UDMA chipset
 687  * by HighPoint|Triones Technologies, Inc.
 688  */
 689 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 690 {
 691         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 692         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 693
 694         pci_read_config_byte(dev, 0x50, &mcr1);
 695         pci_read_config_byte(dev, 0x52, &mcr3);
 696         pci_read_config_byte(dev, 0x5a, &scr1);
 697         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 698                 drive->name, __func__, mcr1, mcr3, scr1);
 699         if (scr1 & 0x10)
 700                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 701         ide_dma_lost_irq(drive);
 702 }
 703
 704 static void hpt370_clear_engine(ide_drive_t *drive)
 705 {
 706         ide_hwif_t *hwif = drive->hwif;
 707         struct pci_dev *dev = to_pci_dev(hwif->dev);
 708
 709         pci_write_config_byte(dev, hwif->select_data, 0x37);
 710         udelay(10);
 711 }
 712
 713 static void hpt370_irq_timeout(ide_drive_t *drive)
 714 {
 715         ide_hwif_t *hwif        = drive->hwif;
 716         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 717         u16 bfifo               = 0;
 718         u8  dma_cmd;
 719
 720         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 721         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 722
 723         /* get DMA command mode */
 724         dma_cmd = inb(hwif->dma_base + ATA_DMA_CMD);
 725         /* stop DMA */
 726         outb(dma_cmd & ~ATA_DMA_START, hwif->dma_base + ATA_DMA_CMD);
 727         hpt370_clear_engine(drive);
 728 }
 729
 730 static void hpt370_dma_start(ide_drive_t *drive)
 731 {
 732 #ifdef HPT_RESET_STATE_ENGINE
 733         hpt370_clear_engine(drive);
 734 #endif
 735         ide_dma_start(drive);
 736 }
 737
 738 static int hpt370_dma_end(ide_drive_t *drive)
 739 {
 740         ide_hwif_t *hwif        = drive->hwif;
 741         u8  dma_stat            = inb(hwif->dma_base + ATA_DMA_STATUS);
 742
 743         if (dma_stat & ATA_DMA_ACTIVE) {
 744                 /* wait a little */
 745                 udelay(20);
 746                 dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 747                 if (dma_stat & ATA_DMA_ACTIVE)
 748                         hpt370_irq_timeout(drive);
 749         }
 750         return ide_dma_end(drive);
 751 }
 752
 753 /* returns 1 if DMA IRQ issued, 0 otherwise */
 754 static int hpt374_dma_test_irq(ide_drive_t *drive)
 755 {
 756         ide_hwif_t *hwif        = drive->hwif;
 757         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 758         u16 bfifo               = 0;
 759         u8  dma_stat;
 760
 761         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 762         if (bfifo & 0x1FF) {
 763 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 764                 return 0;
 765         }
 766
 767         dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 768         /* return 1 if INTR asserted */
 769         if (dma_stat & ATA_DMA_INTR)
 770                 return 1;
 771
 772         return 0;
 773 }
 774
 775 static int hpt374_dma_end(ide_drive_t *drive)
 776 {
 777         ide_hwif_t *hwif        = drive->hwif;
 778         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 779         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 780         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 781
 782         pci_read_config_byte(dev, 0x6a, &bwsr);
 783         pci_read_config_byte(dev, mcr_addr, &mcr);
 784         if (bwsr & mask)
 785                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 786         return ide_dma_end(drive);
 787 }
 788
 789 /**
 790  *      hpt3xxn_set_clock       -       perform clock switching dance
 791  *      @hwif: hwif to switch
 792  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 793  *
 794  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 795  */
 796
 797 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 798 {
 799         unsigned long base = hwif->extra_base;
 800         u8 scr2 = inb(base + 0x6b);
 801
 802         if ((scr2 & 0x7f) == mode)
 803                 return;
 804
 805         /* Tristate the bus */
 806         outb(0x80, base + 0x63);
 807         outb(0x80, base + 0x67);
 808
 809         /* Switch clock and reset channels */
 810         outb(mode, base + 0x6b);
 811         outb(0xc0, base + 0x69);
 812
 813         /*
 814          * Reset the state machines.
 815          * NOTE: avoid accidentally enabling the disabled channels.
 816          */
 817         outb(inb(base + 0x60) | 0x32, base + 0x60);
 818         outb(inb(base + 0x64) | 0x32, base + 0x64);
 819
 820         /* Complete reset */
 821         outb(0x00, base + 0x69);
 822
 823         /* Reconnect channels to bus */
 824         outb(0x00, base + 0x63);
 825         outb(0x00, base + 0x67);
 826 }
 827
 828 /**
 829  *      hpt3xxn_rw_disk         -       prepare for I/O
 830  *      @drive: drive for command
 831  *      @rq: block request structure
 832  *
 833  *      This is called when a disk I/O is issued to HPT3xxN.
 834  *      We need it because of the clock switching.
 835  */
 836
 837 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 838 {
 839         hpt3xxn_set_clock(drive->hwif, rq_data_dir(rq) ? 0x23 : 0x21);
 840 }
 841
 842 /**
 843  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 844  *      @dev: PCI device
 845  *
 846  *      Perform a calibration cycle on the DPLL.
 847  *      Returns 1 if this succeeds
 848  */
 849 static int hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 850 {
 851         u32 dpll = (f_high << 16) | f_low | 0x100;
 852         u8  scr2;
 853         int i;
 854
 855         pci_write_config_dword(dev, 0x5c, dpll);
 856
 857         /* Wait for oscillator ready */
 858         for(i = 0; i < 0x5000; ++i) {
 859                 udelay(50);
 860                 pci_read_config_byte(dev, 0x5b, &scr2);
 861                 if (scr2 & 0x80)
 862                         break;
 863         }
 864         /* See if it stays ready (we'll just bail out if it's not yet) */
 865         for(i = 0; i < 0x1000; ++i) {
 866                 pci_read_config_byte(dev, 0x5b, &scr2);
 867                 /* DPLL destabilized? */
 868                 if(!(scr2 & 0x80))
 869                         return 0;
 870         }
 871         /* Turn off tuning, we have the DPLL set */
 872         pci_read_config_dword (dev, 0x5c, &dpll);
 873         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 874         return 1;
 875 }
 876
 877 static void hpt3xx_disable_fast_irq(struct pci_dev *dev, u8 mcr_addr)
 878 {
 879         struct ide_host *host   = pci_get_drvdata(dev);
 880         struct hpt_info *info   = host->host_priv + (&dev->dev == host->dev[1]);
 881         u8  chip_type           = info->chip_type;
 882         u8  new_mcr, old_mcr    = 0;
 883
 884         /*
 885          * Disable the "fast interrupt" prediction.  Don't hold off
 886          * on interrupts. (== 0x01 despite what the docs say)
 887          */
 888         pci_read_config_byte(dev, mcr_addr + 1, &old_mcr);
 889
 890         if (chip_type >= HPT374)
 891                 new_mcr = old_mcr & ~0x07;
 892         else if (chip_type >= HPT370) {
 893                 new_mcr = old_mcr;
 894                 new_mcr &= ~0x02;
 895 #ifdef HPT_DELAY_INTERRUPT
 896                 new_mcr &= ~0x01;
 897 #else
 898                 new_mcr |=  0x01;
 899 #endif
 900         } else                                  /* HPT366 and HPT368  */
 901                 new_mcr = old_mcr & ~0x80;
 902
 903         if (new_mcr != old_mcr)
 904                 pci_write_config_byte(dev, mcr_addr + 1, new_mcr);
 905 }
 906
 907 static int init_chipset_hpt366(struct pci_dev *dev)
 908 {
 909         unsigned long io_base   = pci_resource_start(dev, 4);
 910         struct hpt_info *info   = hpt3xx_get_info(&dev->dev);
 911         const char *name        = DRV_NAME;
 912         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 913         u8 chip_type;
 914         enum ata_clock  clock;
 915
 916         chip_type = info->chip_type;
 917
 918         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 919         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 920         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 921         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 922
 923         /*
 924          * First, try to estimate the PCI clock frequency...
 925          */
 926         if (chip_type >= HPT370) {
 927                 u8  scr1  = 0;
 928                 u16 f_cnt = 0;
 929                 u32 temp  = 0;
 930
 931                 /* Interrupt force enable. */
 932                 pci_read_config_byte(dev, 0x5a, &scr1);
 933                 if (scr1 & 0x10)
 934                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 935
 936                 /*
 937                  * HighPoint does this for HPT372A.
 938                  * NOTE: This register is only writeable via I/O space.
 939                  */
 940                 if (chip_type == HPT372A)
 941                         outb(0x0e, io_base + 0x9c);
 942
 943                 /*
 944                  * Default to PCI clock. Make sure MA15/16 are set to output
 945                  * to prevent drives having problems with 40-pin cables.
 946                  */
 947                 pci_write_config_byte(dev, 0x5b, 0x23);
 948
 949                 /*
 950                  * We'll have to read f_CNT value in order to determine
 951                  * the PCI clock frequency according to the following ratio:
 952                  *
 953                  * f_CNT = Fpci * 192 / Fdpll
 954                  *
 955                  * First try reading the register in which the HighPoint BIOS
 956                  * saves f_CNT value before  reprogramming the DPLL from its
 957                  * default setting (which differs for the various chips).
 958                  *
 959                  * NOTE: This register is only accessible via I/O space;
 960                  * HPT374 BIOS only saves it for the function 0, so we have to
 961                  * always read it from there -- no need to check the result of
 962                  * pci_get_slot() for the function 0 as the whole device has
 963                  * been already "pinned" (via function 1) in init_setup_hpt374()
 964                  */
 965                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
 966                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
 967                                                              dev->devfn - 1);
 968                         unsigned long io_base = pci_resource_start(dev1, 4);
 969
 970                         temp =  inl(io_base + 0x90);
 971                         pci_dev_put(dev1);
 972                 } else
 973                         temp =  inl(io_base + 0x90);
 974
 975                 /*
 976                  * In case the signature check fails, we'll have to
 977                  * resort to reading the f_CNT register itself in hopes
 978                  * that nobody has touched the DPLL yet...
 979                  */
 980                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
 981                         int i;
 982
 983                         printk(KERN_WARNING "%s %s: no clock data saved by "
 984                                 "BIOS\n", name, pci_name(dev));
 985
 986                         /* Calculate the average value of f_CNT. */
 987                         for (temp = i = 0; i < 128; i++) {
 988                                 pci_read_config_word(dev, 0x78, &f_cnt);
 989                                 temp += f_cnt & 0x1ff;
 990                                 mdelay(1);
 991                         }
 992                         f_cnt = temp / 128;
 993                 } else
 994                         f_cnt = temp & 0x1ff;
 995
 996                 dpll_clk = info->dpll_clk;
 997                 pci_clk  = (f_cnt * dpll_clk) / 192;
 998
 999                 /* Clamp PCI clock to bands. */
1000                 if (pci_clk < 40)
1001                         pci_clk = 33;
1002                 else if(pci_clk < 45)
1003                         pci_clk = 40;
1004                 else if(pci_clk < 55)
1005                         pci_clk = 50;
1006                 else
1007                         pci_clk = 66;
1008
1009                 printk(KERN_INFO "%s %s: DPLL base: %d MHz, f_CNT: %d, "
1010                         "assuming %d MHz PCI\n", name, pci_name(dev),
1011                         dpll_clk, f_cnt, pci_clk);
1012         } else {
1013                 u32 itr1 = 0;
1014
1015                 pci_read_config_dword(dev, 0x40, &itr1);
1016
1017                 /* Detect PCI clock by looking at cmd_high_time. */
1018                 switch((itr1 >> 8) & 0x07) {
1019                         case 0x09:
1020                                 pci_clk = 40;
1021                                 break;
1022                         case 0x05:
1023                                 pci_clk = 25;
1024                                 break;
1025                         case 0x07:
1026                         default:
1027                                 pci_clk = 33;
1028                                 break;
1029                 }
1030         }
1031
1032         /* Let's assume we'll use PCI clock for the ATA clock... */
1033         switch (pci_clk) {
1034                 case 25:
1035                         clock = ATA_CLOCK_25MHZ;
1036                         break;
1037                 case 33:
1038                 default:
1039                         clock = ATA_CLOCK_33MHZ;
1040                         break;
1041                 case 40:
1042                         clock = ATA_CLOCK_40MHZ;
1043                         break;
1044                 case 50:
1045                         clock = ATA_CLOCK_50MHZ;
1046                         break;
1047                 case 66:
1048                         clock = ATA_CLOCK_66MHZ;
1049                         break;
1050         }
1051
1052         /*
1053          * Only try the DPLL if we don't have a table for the PCI clock that
1054          * we are running at for HPT370/A, always use it  for anything newer...
1055          *
1056          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1057          * We also  don't like using  the DPLL because this causes glitches
1058          * on PRST-/SRST- when the state engine gets reset...
1059          */
1060         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1061                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1062                 int adjust;
1063
1064                  /*
1065                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1066                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1067                   */
1068                 if (info->udma_mask == ATA_UDMA6) {
1069                         dpll_clk = 66;
1070                         clock = ATA_CLOCK_66MHZ;
1071                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1072                         dpll_clk = 50;
1073                         clock = ATA_CLOCK_50MHZ;
1074                 }
1075
1076                 if (info->timings->clock_table[clock] == NULL) {
1077                         printk(KERN_ERR "%s %s: unknown bus timing!\n",
1078                                 name, pci_name(dev));
1079                         return -EIO;
1080                 }
1081
1082                 /* Select the DPLL clock. */
1083                 pci_write_config_byte(dev, 0x5b, 0x21);
1084
1085                 /*
1086                  * Adjust the DPLL based upon PCI clock, enable it,
1087                  * and wait for stabilization...
1088                  */
1089                 f_low = (pci_clk * 48) / dpll_clk;
1090
1091                 for (adjust = 0; adjust < 8; adjust++) {
1092                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1093                                 break;
1094
1095                         /*
1096                          * See if it'll settle at a fractionally different clock
1097                          */
1098                         if (adjust & 1)
1099                                 f_low -= adjust >> 1;
1100                         else
1101                                 f_low += adjust >> 1;
1102                 }
1103                 if (adjust == 8) {
1104                         printk(KERN_ERR "%s %s: DPLL did not stabilize!\n",
1105                                 name, pci_name(dev));
1106                         return -EIO;
1107                 }
1108
1109                 printk(KERN_INFO "%s %s: using %d MHz DPLL clock\n",
1110                         name, pci_name(dev), dpll_clk);
1111         } else {
1112                 /* Mark the fact that we're not using the DPLL. */
1113                 dpll_clk = 0;
1114
1115                 printk(KERN_INFO "%s %s: using %d MHz PCI clock\n",
1116                         name, pci_name(dev), pci_clk);
1117         }
1118
1119         /* Store the clock frequencies. */
1120         info->dpll_clk  = dpll_clk;
1121         info->pci_clk   = pci_clk;
1122         info->clock     = clock;
1123
1124         if (chip_type >= HPT370) {
1125                 u8  mcr1, mcr4;
1126
1127                 /*
1128                  * Reset the state engines.
1129                  * NOTE: Avoid accidentally enabling the disabled channels.
1130                  */
1131                 pci_read_config_byte (dev, 0x50, &mcr1);
1132                 pci_read_config_byte (dev, 0x54, &mcr4);
1133                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1134                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1135                 udelay(100);
1136         }
1137
1138         /*
1139          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1140          * the MISC. register to stretch the UltraDMA Tss timing.
1141          * NOTE: This register is only writeable via I/O space.
1142          */
1143         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1144                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1145
1146         hpt3xx_disable_fast_irq(dev, 0x50);
1147         hpt3xx_disable_fast_irq(dev, 0x54);
1148
1149         return 0;
1150 }
1151
1152 static u8 hpt3xx_cable_detect(ide_hwif_t *hwif)
1153 {
1154         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
1155         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1156         u8 chip_type            = info->chip_type;
1157         u8 scr1 = 0, ata66      = hwif->channel ? 0x01 : 0x02;
1158
1159         /*
1160          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1161          * address lines to access an external EEPROM.  To read valid
1162          * cable detect state the pins must be enabled as inputs.
1163          */
1164         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1165                 /*
1166                  * HPT374 PCI function 1
1167                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1168                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1169                  */
1170                 u8  mcr_addr = hwif->select_data + 2;
1171                 u16 mcr;
1172
1173                 pci_read_config_word(dev, mcr_addr, &mcr);
1174                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1175                 /* now read cable id register */
1176                 pci_read_config_byte(dev, 0x5a, &scr1);
1177                 pci_write_config_word(dev, mcr_addr, mcr);
1178         } else if (chip_type >= HPT370) {
1179                 /*
1180                  * HPT370/372 and 374 pcifn 0
1181                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1182                  */
1183                 u8 scr2 = 0;
1184
1185                 pci_read_config_byte(dev, 0x5b, &scr2);
1186                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1187                 /* now read cable id register */
1188                 pci_read_config_byte(dev, 0x5a, &scr1);
1189                 pci_write_config_byte(dev, 0x5b,  scr2);
1190         } else
1191                 pci_read_config_byte(dev, 0x5a, &scr1);
1192
1193         return (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1194 }
1195
1196 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1197 {
1198         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1199         u8  chip_type           = info->chip_type;
1200
1201         /* Cache the channel's MISC. control registers' offset */
1202         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1203
1204         /*
1205          * HPT3xxN chips have some complications:
1206          *
1207          * - on 33 MHz PCI we must clock switch
1208          * - on 66 MHz PCI we must NOT use the PCI clock
1209          */
1210         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1211                 /*
1212                  * Clock is shared between the channels,
1213                  * so we'll have to serialize them... :-(
1214                  */
1215                 hwif->host->host_flags |= IDE_HFLAG_SERIALIZE;
1216                 hwif->rw_disk = &hpt3xxn_rw_disk;
1217         }
1218 }
1219
1220 static int __devinit init_dma_hpt366(ide_hwif_t *hwif,
1221                                      const struct ide_port_info *d)
1222 {
1223         struct pci_dev *dev = to_pci_dev(hwif->dev);
1224         unsigned long flags, base = ide_pci_dma_base(hwif, d);
1225         u8 dma_old, dma_new, masterdma = 0, slavedma = 0;
1226
1227         if (base == 0)
1228                 return -1;
1229
1230         hwif->dma_base = base;
1231
1232         if (ide_pci_check_simplex(hwif, d) < 0)
1233                 return -1;
1234
1235         if (ide_pci_set_master(dev, d->name) < 0)
1236                 return -1;
1237
1238         dma_old = inb(base + 2);
1239
1240         local_irq_save(flags);
1241
1242         dma_new = dma_old;
1243         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1244         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1245
1246         if (masterdma & 0x30)   dma_new |= 0x20;
1247         if ( slavedma & 0x30)   dma_new |= 0x40;
1248         if (dma_new != dma_old)
1249                 outb(dma_new, base + 2);
1250
1251         local_irq_restore(flags);
1252
1253         printk(KERN_INFO "    %s: BM-DMA at 0x%04lx-0x%04lx\n",
1254                          hwif->name, base, base + 7);
1255
1256         hwif->extra_base = base + (hwif->channel ? 8 : 16);
1257
1258         if (ide_allocate_dma_engine(hwif))
1259                 return -1;
1260
1261         return 0;
1262 }
1263
1264 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1265 {
1266         if (dev2->irq != dev->irq) {
1267                 /* FIXME: we need a core pci_set_interrupt() */
1268                 dev2->irq = dev->irq;
1269                 printk(KERN_INFO DRV_NAME " %s: PCI config space interrupt "
1270                         "fixed\n", pci_name(dev2));
1271         }
1272 }
1273
1274 static void __devinit hpt371_init(struct pci_dev *dev)
1275 {
1276         u8 mcr1 = 0;
1277
1278         /*
1279          * HPT371 chips physically have only one channel, the secondary one,
1280          * but the primary channel registers do exist!  Go figure...
1281          * So,  we manually disable the non-existing channel here
1282          * (if the BIOS hasn't done this already).
1283          */
1284         pci_read_config_byte(dev, 0x50, &mcr1);
1285         if (mcr1 & 0x04)
1286                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1287 }
1288
1289 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1290 {
1291         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1292
1293         /*
1294          * Now we'll have to force both channels enabled if
1295          * at least one of them has been enabled by BIOS...
1296          */
1297         pci_read_config_byte(dev, 0x50, &mcr1);
1298         if (mcr1 & 0x30)
1299                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1300
1301         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1302         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1303
1304         if (pin1 != pin2 && dev->irq == dev2->irq) {
1305                 printk(KERN_INFO DRV_NAME " %s: onboard version of chipset, "
1306                         "pin1=%d pin2=%d\n", pci_name(dev), pin1, pin2);
1307                 return 1;
1308         }
1309
1310         return 0;
1311 }
1312
1313 #define IDE_HFLAGS_HPT3XX \
1314         (IDE_HFLAG_NO_ATAPI_DMA | \
1315          IDE_HFLAG_OFF_BOARD)
1316
1317 static const struct ide_port_ops hpt3xx_port_ops = {
1318         .set_pio_mode           = hpt3xx_set_pio_mode,
1319         .set_dma_mode           = hpt3xx_set_mode,
1320         .maskproc               = hpt3xx_maskproc,
1321         .mdma_filter            = hpt3xx_mdma_filter,
1322         .udma_filter            = hpt3xx_udma_filter,
1323         .cable_detect           = hpt3xx_cable_detect,
1324 };
1325
1326 static const struct ide_dma_ops hpt37x_dma_ops = {
1327         .dma_host_set           = ide_dma_host_set,
1328         .dma_setup              = ide_dma_setup,
1329         .dma_start              = ide_dma_start,
1330         .dma_end                = hpt374_dma_end,
1331         .dma_test_irq           = hpt374_dma_test_irq,
1332         .dma_lost_irq           = ide_dma_lost_irq,
1333         .dma_timer_expiry       = ide_dma_sff_timer_expiry,
1334         .dma_sff_read_status    = ide_dma_sff_read_status,
1335 };
1336
1337 static const struct ide_dma_ops hpt370_dma_ops = {
1338         .dma_host_set           = ide_dma_host_set,
1339         .dma_setup              = ide_dma_setup,
1340         .dma_start              = hpt370_dma_start,
1341         .dma_end                = hpt370_dma_end,
1342         .dma_test_irq           = ide_dma_test_irq,
1343         .dma_lost_irq           = ide_dma_lost_irq,
1344         .dma_timer_expiry       = ide_dma_sff_timer_expiry,
1345         .dma_clear              = hpt370_irq_timeout,
1346         .dma_sff_read_status    = ide_dma_sff_read_status,
1347 };
1348
1349 static const struct ide_dma_ops hpt36x_dma_ops = {
1350         .dma_host_set           = ide_dma_host_set,
1351         .dma_setup              = ide_dma_setup,
1352         .dma_start              = ide_dma_start,
1353         .dma_end                = ide_dma_end,
1354         .dma_test_irq           = ide_dma_test_irq,
1355         .dma_lost_irq           = hpt366_dma_lost_irq,
1356         .dma_timer_expiry       = ide_dma_sff_timer_expiry,
1357         .dma_sff_read_status    = ide_dma_sff_read_status,
1358 };
1359
1360 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1361         {       /* 0: HPT36x */
1362                 .name           = DRV_NAME,
1363                 .init_chipset   = init_chipset_hpt366,
1364                 .init_hwif      = init_hwif_hpt366,
1365                 .init_dma       = init_dma_hpt366,
1366                 /*
1367                  * HPT36x chips have one channel per function and have
1368                  * both channel enable bits located differently and visible
1369                  * to both functions -- really stupid design decision... :-(
1370                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1371                  */
1372                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1373                 .port_ops       = &hpt3xx_port_ops,
1374                 .dma_ops        = &hpt36x_dma_ops,
1375                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1376                 .pio_mask       = ATA_PIO4,
1377                 .mwdma_mask     = ATA_MWDMA2,
1378         },
1379         {       /* 1: HPT3xx */
1380                 .name           = DRV_NAME,
1381                 .init_chipset   = init_chipset_hpt366,
1382                 .init_hwif      = init_hwif_hpt366,
1383                 .init_dma       = init_dma_hpt366,
1384                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1385                 .port_ops       = &hpt3xx_port_ops,
1386                 .dma_ops        = &hpt37x_dma_ops,
1387                 .host_flags     = IDE_HFLAGS_HPT3XX,
1388                 .pio_mask       = ATA_PIO4,
1389                 .mwdma_mask     = ATA_MWDMA2,
1390         }
1391 };
1392
1393 /**
1394  *      hpt366_init_one -       called when an HPT366 is found
1395  *      @dev: the hpt366 device
1396  *      @id: the matching pci id
1397  *
1398  *      Called when the PCI registration layer (or the IDE initialization)
1399  *      finds a device matching our IDE device tables.
1400  */
1401 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1402 {
1403         const struct hpt_info *info = NULL;
1404         struct hpt_info *dyn_info;
1405         struct pci_dev *dev2 = NULL;
1406         struct ide_port_info d;
1407         u8 idx = id->driver_data;
1408         u8 rev = dev->revision;
1409         int ret;
1410
1411         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1412                 return -ENODEV;
1413
1414         switch (idx) {
1415         case 0:
1416                 if (rev < 3)
1417                         info = &hpt36x;
1418                 else {
1419                         switch (min_t(u8, rev, 6)) {
1420                         case 3: info = &hpt370;  break;
1421                         case 4: info = &hpt370a; break;
1422                         case 5: info = &hpt372;  break;
1423                         case 6: info = &hpt372n; break;
1424                         }
1425                         idx++;
1426                 }
1427                 break;
1428         case 1:
1429                 info = (rev > 1) ? &hpt372n : &hpt372a;
1430                 break;
1431         case 2:
1432                 info = (rev > 1) ? &hpt302n : &hpt302;
1433                 break;
1434         case 3:
1435                 hpt371_init(dev);
1436                 info = (rev > 1) ? &hpt371n : &hpt371;
1437                 break;
1438         case 4:
1439                 info = &hpt374;
1440                 break;
1441         case 5:
1442                 info = &hpt372n;
1443                 break;
1444         }
1445
1446         printk(KERN_INFO DRV_NAME ": %s chipset detected\n", info->chip_name);
1447
1448         d = hpt366_chipsets[min_t(u8, idx, 1)];
1449
1450         d.udma_mask = info->udma_mask;
1451
1452         /* fixup ->dma_ops for HPT370/HPT370A */
1453         if (info == &hpt370 || info == &hpt370a)
1454                 d.dma_ops = &hpt370_dma_ops;
1455
1456         if (info == &hpt36x || info == &hpt374)
1457                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1458
1459         dyn_info = kzalloc(sizeof(*dyn_info) * (dev2 ? 2 : 1), GFP_KERNEL);
1460         if (dyn_info == NULL) {
1461                 printk(KERN_ERR "%s %s: out of memory!\n",
1462                         d.name, pci_name(dev));
1463                 pci_dev_put(dev2);
1464                 return -ENOMEM;
1465         }
1466
1467         /*
1468          * Copy everything from a static "template" structure
1469          * to just allocated per-chip hpt_info structure.
1470          */
1471         memcpy(dyn_info, info, sizeof(*dyn_info));
1472
1473         if (dev2) {
1474                 memcpy(dyn_info + 1, info, sizeof(*dyn_info));
1475
1476                 if (info == &hpt374)
1477                         hpt374_init(dev, dev2);
1478                 else {
1479                         if (hpt36x_init(dev, dev2))
1480                                 d.host_flags &= ~IDE_HFLAG_NON_BOOTABLE;
1481                 }
1482
1483                 ret = ide_pci_init_two(dev, dev2, &d, dyn_info);
1484                 if (ret < 0) {
1485                         pci_dev_put(dev2);
1486                         kfree(dyn_info);
1487                 }
1488                 return ret;
1489         }
1490
1491         ret = ide_pci_init_one(dev, &d, dyn_info);
1492         if (ret < 0)
1493                 kfree(dyn_info);
1494
1495         return ret;
1496 }
1497
1498 static void __devexit hpt366_remove(struct pci_dev *dev)
1499 {
1500         struct ide_host *host = pci_get_drvdata(dev);
1501         struct ide_info *info = host->host_priv;
1502         struct pci_dev *dev2 = host->dev[1] ? to_pci_dev(host->dev[1]) : NULL;
1503
1504         ide_pci_remove(dev);
1505         pci_dev_put(dev2);
1506         kfree(info);
1507 }
1508
1509 static const struct pci_device_id hpt366_pci_tbl[] __devinitconst = {
1510         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1511         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1512         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1513         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1514         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1515         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1516         { 0, },
1517 };
1518 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1519
1520 static struct pci_driver hpt366_pci_driver = {
1521         .name           = "HPT366_IDE",
1522         .id_table       = hpt366_pci_tbl,
1523         .probe          = hpt366_init_one,
1524         .remove         = __devexit_p(hpt366_remove),
1525         .suspend        = ide_pci_suspend,
1526         .resume         = ide_pci_resume,
1527 };
1528
1529 static int __init hpt366_ide_init(void)
1530 {
1531         return ide_pci_register_driver(&hpt366_pci_driver);
1532 }
1533
1534 static void __exit hpt366_ide_exit(void)
1535 {
1536         pci_unregister_driver(&hpt366_pci_driver);
1537 }
1538
1539 module_init(hpt366_ide_init);
1540 module_exit(hpt366_ide_exit);
1541
1542 MODULE_AUTHOR("Andre Hedrick");
1543 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1544 MODULE_LICENSE("GPL");